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RSS订阅原创 Verilog的三种描述方式（门级、RTL级、行为级）
Verilog的三种描述方式（门级、RTL级、行为级）RTL级： 基本语句为连续赋值语句： 左值必须是net类型，右值无要求使用寄存器这一级别的描述方式来描述电路的数据流方式。RTL在很大程度上是对流水线原理图的描述。接近实际电路结构的描述，可以精确描述电路的原理、执行顺序等。其目的在于可综合。行为级： 结构化过程语句：和 左值必须是reg类型，右值无要求； 过程赋值......
2022-06-12 16:02:48
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原创 SV与UVM验证环境结构
SV验证DUT主要包括driver/stimulator、monitor、checker/scoreboard，事实上还有transaction，generator，environment，top部分。UVM验证DUT主要包括test、env、agent、driver、monitor、sequencer、reference-model和scoreboard。典型结构图如下：详细版：...
2022-04-04 16:47:17
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原创 IC的基本流程
前端：spec（确定项目需求）system model（使用C/C++以及matlab等高级语言设置模型）RTL coding形式验证/功能验证后端：逻辑综合（部分公司仍认为是前端，使用DC综合）DFT （design for test）（部分公司仍认为是前端）Auto P&R(自动布局布线,使用ICC(IC compile））sign off（使用PT)原文链接：https://blog.csdn.net/buzhiquxiang/article/details/1
2022-04-04 14:06:45
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原创 跨时钟传输笔记
基本概念建立时间Tsu：时钟有效沿到来之前数据必须保持稳定的最小时间；保持时间Th：时钟有效沿到来之后数据必须保持稳定的最小时间；恢复时间（Recovery time）：与同步电路中的建立时间类似，是指异步控制信号（如寄存器的异步清除和置位控制信号）在“下个时钟沿”来临之前变无效的最小时间长度。这个时间的意义是，异步控制信号在时钟上升沿来临Trecovery时间就要保持稳定，如果保证不了这个最小恢复时间，也就是说“下个时钟沿”来临时，这个异步控制信号不能保证正常执行。去除时间（Removal
2022-03-21 19:41:01
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原创 记一下终于用iverilog搭建好仿真环境
动机一开始准备在linux系统里仿真的，看了非常多的教程，写的已经非常详细了，但是我这脑子还招架不住啊，最后转向在windows进行仿真，过程跟linux中其实是一样的，但是我电脑的linux系统始终找不到我的输入文件。下面记录一下（及其）详细的过程，也希望给各位刚开始接触的人有所帮助！iverilog软件下载下载入口(windows版本)： http://bleyer.org/icarus/下载最新版本，即下图的第一个，里面已经包含了vvp、gtkwave的包，所以不需要额外下载。
2022-03-15 21:11:55
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原创 用VM虚拟机安装ubuntu时出现窗口显示不完全的解决方案
这是虚拟机显示分辨率的问题，在虚拟机桌面按Ctrl+Alt+T，出现终端窗口，然后在终端窗口输入命令：xrandr -s 1280x800后回车（需要注意的是中间命令中间的x是字母）。就可以暂时改变虚拟机的显示分辨率，这样你就可以继续安装Ubuntu了，安装成功后再去修改分辨率就可以了——鼠标右击桌面，点显示设置。...
2022-03-15 19:44:56
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空空如也
空空如也
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