verilog HDL
逸璞丷昊
这个作者很懒,什么都没留下…
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vivado中简单testbench测试代码的编写 - ZYNQ7021学习
首先要明白测试代码的作用,这点其实很重要!测试代码其实就是通过代码模拟产生测试的环境,然后测试自己编写的模块代码是否正确。这可以指导我们在编写代码过程中决定某一些控制信号该如何产生,比如用于控制产生测试信号的控制信号,可以在一个 initial 模块里去改变这个值,而测试信号中的控制信号,应该在时钟下产生。1、 将测试代码模块命名为 sim_crc_to_ram, 并且不需要任何输入信号。...原创 2018-08-03 15:44:16 · 27415 阅读 · 0 评论 -
通过删除注册表退回低版本的Vivado的方法
我之前一直使用的是Vivado 2015.4,无聊时候安装了 Vivado 2017.4,结果使用不习惯,所以想退回2015.4,结果退回途中各种坎坷,最后终于成功了,这个方法应该也可以适用于其他一下顽固软件。一、在卸载高版本2017.4的时候,尽量使用自带的卸载工具或者Windows卸载工具,Windows卸载工具大家都会找,这里介绍一下自带的卸载工具,可以按以下路径查找:C:\Users\...原创 2018-09-25 22:16:34 · 3981 阅读 · 0 评论 -
Vivado时序仿真波形的保存与读取
如何存储关键数据的方法,属于规模测试验证的手段,但对于Verilog的调试过程还不够直观,因为无法确切地了解Verilog代码仿真中各个关联信号是如何作用的。Verilog的确可以像C/C++一样启动调试模式,针对每行代码进行调试。但请注意,由于Verilog是并行执行的,而仿真是采用delta时间逐步并行推进的,采用代码调试较为困难,所以常常需要存储全部或部分仿真数据,这就是波形文件。在进行...原创 2018-10-10 21:32:52 · 26001 阅读 · 4 评论 -
Vivado 下单端口RAM的配置使用
Single Port RAM的wea信号是写使用信号,当wea为1时,RAM处于写入状态,addra作为写入地址;当wea为0时,RAM处于读取状态,addra作为读取地址。RAM的配置如下当出现wea信号为低却又读不出数据时,请检查是否存在例化地址与接口地址位宽不一致且不报错。血的教训!今天1024,这片博客是为了程序猿勋章来的,有点水,小尴尬!...原创 2018-10-24 20:56:41 · 7097 阅读 · 1 评论 -
通信 - Verilog实现相关捕获(帧同步)代码
帧同步的相关捕获。在matlab上实现相关捕获的仿真只需要几行相乘相加就可以,但是硬件实现时候确是比较复杂的,尤其是需要不停进行移位相乘相加,手动写这个代码,那Ctrl+C + Ctrl+V到心碎,还容易出错。今天突发奇想,采用C/C++语言通过写文件的方式来编写相关捕获的Verilog代码,进行了一下仿真,功能仿真(前仿)正确。这里,记录一波骚操作。// 用于实现相关捕获的verilog代...原创 2019-05-20 19:33:26 · 3260 阅读 · 0 评论