通信 - Verilog实现相关捕获（帧同步）代码

最新推荐文章于 2024-05-11 09:53:45 发布
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分类专栏： 硬件设计 verilog HDL C/C++ 文章标签： 移位寄存器的Verilog实现 Verilog实现相关捕获
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本文链接：https://blog.csdn.net/yishuicanhong/article/details/90380751
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帧同步的相关捕获。在matlab上实现相关捕获的仿真只需要几行相乘相加就可以，但是硬件实现时候确是比较复杂的，尤其是需要不停进行移位相乘相加，手动写这个代码，那Ctrl+C + Ctrl+V到心碎，还容易出错。今天突发奇想，采用C/C++语言通过写文件的方式来编写相关捕获的Verilog代码，进行了一下仿真，功能仿真（前仿）正确。这里，记录一波骚操作。

// 用于实现相关捕获的verilog代码
// 2019-05-19

#include <iostream>
#include <time.h>

using namespace std;

#define		LEN		512

void module_declaration(FILE* fp);
void variable_declaration(FILE* fp);
void shift_register(FILE* fp);
void multi_mSeq_local(FILE* fp);
void addr_reg_module0(FILE* fp);
void addr_reg1_1st(FILE* fp);
void addr_reg2_2nd(FILE* fp);
void addr_reg3_3rd(FILE* fp);
void addr_reg4_4th(FILE* fp);
void addr_reg5_5th(FILE* fp);
void addr_reg6_6th(FILE* fp);
void addr_reg7_7th(FILE* fp);
void addr_reg8_8th(FILE* fp);
void addr_reg9_9th(FILE* fp);
void module_end(FILE* fp);


int main()
{
	FILE* fp = fopen("Shift_Register.v", "w");

	module_declaration(fp);
	variable_declaration(fp);
	//init_mSeq(fp);
	shift_register(fp);
	multi_mSeq_local(fp);
	addr_reg1_1st(fp);
	addr_reg2_2nd(fp);
	addr_reg3_3rd(fp);
	addr_reg4_4th(fp);
	addr_reg5_5th(fp);
	addr_reg6_6th(fp);
	addr_reg7_7th(fp);
	addr_reg8_8th(fp);
	addr_reg9_9th(fp);
	module_end(fp);

	fclose(fp);

	return 0;
}

// 模块声明
void module_declaration(FILE* fp)
{
	if (fp){
		time_t	curTime = time(NULL);
		struct tm* sysTime = localtime(&curTime);
		fprintf(fp, "// %d-%02d-%02d %02d:%02d:%02d \n\n\n", sysTime->tm_year + 1900, sysTime->tm_mon + 1, sysTime->tm_mday, sysTime->tm_hour, sysTime->tm_min, sysTime->tm_sec);

		fprintf(fp, "module Shift_Register(\n");
		fprintf(fp, "							clk,\n");
		fprintf(fp, "							reset,\n");
		fprintf(fp, "							data_in,\n");
		fprintf(fp, "							relate_peak\n");
		fprintf(fp, "						);\n\n");

		fprintf(fp, "input	wire				clk, reset;\n");
		fprintf(fp, "input	wire[11 : 0]		data_in;\n");
		fprintf(fp, "output	reg	[20 : 0]		relate_peak;\n\n\n");
	}
}


//变量声明
void variable_declaration(FILE* fp)
{
	if (fp){
		fprintf(fp, "reg	signed	[ 1 : 0]		m[511 : 0];\n");
		fprintf(fp, "reg	signed	[11 : 0]		shift_reg[511 : 0];\n\n\n");

		fprintf(fp, "reg	signed	[11 : 0]		adder_reg0[511 : 0];\n");
		fprintf(fp, "reg	signed	[12 : 0]		adder_reg1[255 : 0];\n");
		fprintf(fp, "reg	signed	[13 : 0]		adder_reg2[127 : 0];\n");
		fprintf(fp, "reg	signed	[14 : 0]		adder_reg3[63 : 0];\n");
		fprintf(fp, "reg	signed	[15 : 0]		adder_reg4[31 : 0];\n");
		fprintf(fp, "reg	signed	[16 : 0]		adder_reg5[15 : 0];\n");
		fprintf(fp, "reg	signed	[17 : 0]		adder_reg6[7 : 0];\n");
		fprintf(fp, "reg	signed	[18 : 0]		adder_reg7[3 : 0];\n");
		fprintf(fp, "reg	signed	[19 : 0]		adder_reg8[1 : 0];\n");
		//fprintf(fp, "%s\n", "reg	signed	[20 : 0]		adder_reg9;");
		fprintf(fp, "\n\n\n");
	}
}

// 移位操作
void shift_register(FILE* fp)
{
	if (fp){
		fprintf(fp, "always@(posedge clk, negedge reset)\n");
		fprintf(fp, "begin\n");
		fprintf(fp, "	if(!reset)\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN; i++){	
			fprintf(fp, "		shift_reg[%d]		<=	12'd0;\n", i);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "	else\n");
		fprintf(fp, "	begin\n");
		for (int i = 1; i < LEN; i++){
			fprintf(fp, "		shift_reg[%d]		<=	shift_reg[%d];\n", i - 1, i);
		}
		fprintf(fp, "		shift_reg[%d]		<=	data_in;\n", LEN - 1);
		fprintf(fp, "	end\n");
		fprintf(fp, "end\n\n\n\n");
	}
}

// 与本地m序列相乘
void multi_mSeq_local(FILE* fp)
{
	FILE* fm = fopen("m_Seq.txt", "r");
	if (fp && fm){
		fprintf(fp, "wire	signed	[11 : 0]	mult_result[511 : 0];\n\n");

		fprintf(fp, "always@(posedge clk, negedge reset)\n");
		fprintf(fp, "begin\n");
		fprintf(fp, "	if(!reset)\n");
		fprintf(fp, "	begin\n");
		char str[4];
		for (int i = 0; i < LEN; i++){
			fgets(str, 4, fm);
			fprintf(fp, "		m[%d]		<=	2'b%c%c;\n", i, str[0], str[1]);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "	else\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN; i++){
			fprintf(fp, "		adder_reg0[%d]		<=	mult_result[%d];\n", i, i);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "end\n\n\n\n");

	}
}

void addr_reg1_1st(FILE* fp)
{
	if (fp){
		fprintf(fp, "always@(posedge clk, negedge reset)\n");
		fprintf(fp, "begin\n");
		fprintf(fp, "	if(!reset)\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 2; i++){
			fprintf(fp, "		adder_reg1[%d]		<=	13'd0;\n", i);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "	else\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 2; i++){
			fprintf(fp, "		adder_reg1[%d]		<=	adder_reg0[%d]	+	adder_reg0[%d];\n", i, 2 * i, 2 * i + 1);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "end\n\n\n\n");
	}
}

void addr_reg2_2nd(FILE* fp)
{
	if (fp){
		fprintf(fp, "always@(posedge clk, negedge reset)\n");
		fprintf(fp, "begin\n");
		fprintf(fp, "	if(!reset)\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 4; i++){
			fprintf(fp, "		adder_reg2[%d]		<=	14'd0;\n", i);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "	else\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 4; i++){
			fprintf(fp, "		adder_reg2[%d]		<=	adder_reg1[%d]	+	adder_reg1[%d];\n", i, 2 * i, 2 * i + 1);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "end\n\n\n\n");
	}
}

void addr_reg3_3rd(FILE* fp)
{
	if (fp){
		fprintf(fp, "always@(posedge clk, negedge reset)\n");
		fprintf(fp, "begin\n");
		fprintf(fp, "	if(!reset)\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 8; i++){
			fprintf(fp, "		adder_reg3[%d]		<=	15'd0;\n", i);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "	else\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 8; i++){
			fprintf(fp, "		adder_reg3[%d]		<=	adder_reg2[%d]	+	adder_reg2[%d];\n", i, 2 * i, 2 * i + 1);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "end\n\n\n\n");
	}
}

void addr_reg4_4th(FILE* fp)
{
	if (fp){
		fprintf(fp, "always@(posedge clk, negedge reset)\n");
		fprintf(fp, "begin\n");
		fprintf(fp, "	if(!reset)\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 16; i++){
			fprintf(fp, "		adder_reg4[%d]		<=	16'd0;\n", i);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "	else\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 16; i++){
			fprintf(fp, "		adder_reg4[%d]		<=	adder_reg3[%d]	+	adder_reg3[%d];\n", i, 2 * i, 2 * i + 1);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "end\n\n\n\n");
	}
}

void addr_reg5_5th(FILE* fp)
{
	if (fp){
		fprintf(fp, "always@(posedge clk, negedge reset)\n");
		fprintf(fp, "begin\n");
		fprintf(fp, "	if(!reset)\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 32; i++){
			fprintf(fp, "		adder_reg5[%d]		<=	17'd0;\n", i);
		}
		fprintf(fp, "	end");
		fprintf(fp, "	else");
		fprintf(fp, "	begin");
		for (int i = 0; i < LEN / 32; i++){
			fprintf(fp, "		adder_reg5[%d]		<=	adder_reg4[%d]	+	adder_reg4[%d];\n", i, 2 * i, 2 * i + 1);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "end\n\n\n\n");
	}
}

void addr_reg6_6th(FILE* fp)
{
	if (fp){
		fprintf(fp, "always@(posedge clk, negedge reset)\n");
		fprintf(fp, "begin\n");
		fprintf(fp, "	if(!reset)\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 64; i++){
			fprintf(fp, "		adder_reg6[%d]		<=	18'd0;\n", i);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "	else\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 64; i++){
			fprintf(fp, "		adder_reg6[%d]		<=	adder_reg5[%d]	+	adder_reg5[%d];\n", i, 2 * i, 2 * i + 1);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "end\n\n\n\n");
	}
}

void addr_reg7_7th(FILE* fp)
{
	if (fp){
		fprintf(fp, "always@(posedge clk, negedge reset)\n");
		fprintf(fp, "begin\n");
		fprintf(fp, "	if(!reset)\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 128; i++){
			fprintf(fp, "		adder_reg7[%d]		<=	19'd0;\n", i);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "	else\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 128; i++){
			fprintf(fp, "		adder_reg7[%d]		<=	adder_reg6[%d]	+	adder_reg6[%d];\n", i, 2 * i, 2 * i + 1);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "end\n\n\n\n");
	}
}

void addr_reg8_8th(FILE* fp)
{
	if (fp){
		fprintf(fp, "always@(posedge clk, negedge reset)\n");
		fprintf(fp, "begin\n");
		fprintf(fp, "	if(!reset)\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 256; i++){
			fprintf(fp, "		adder_reg8[%d]		<=	20'd0;\n", i);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "	else\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 256; i++){
			fprintf(fp, "		adder_reg8[%d]		<=	adder_reg7[%d]	+	adder_reg7[%d];\n", i, 2 * i, 2 * i + 1);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "end\n\n\n\n");
	}
}

void addr_reg9_9th(FILE* fp)
{
	if (fp){
		fprintf(fp, "always@(posedge clk, negedge reset)\n");
		fprintf(fp, "begin\n");
		fprintf(fp, "	if(!reset)\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 512; i++){
			fprintf(fp, "		relate_peak			<= 	21'd0;");
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "	else\n");
		fprintf(fp, "	begin\n");
		for (int i = 0; i < LEN / 512; i++){
			fprintf(fp, "		relate_peak			<=	adder_reg8[%d]	+	adder_reg8[%d];\n", 2 * i, 2 * i + 1);
		}
		fprintf(fp, "	end\n");
		fprintf(fp, "end\n\n\n\n");
	}
}

// 模块结束
void module_end(FILE* fp)
{
	if (fp){
		for (int i = 0; i < LEN; i++){
			fprintf(fp, "assign mult_result[%d] = (m[%d][1]	!=	shift_reg[%d][11])	?	~shift_reg[%d]	+	12'd1 : (m[%d][1] == 2'd1)	?	~shift_reg[%d]	+	12'd1	:	shift_reg[%d];\n", i, i, i, i, i, i, i);
		}
		fprintf(fp, "\n\n\n\n");
		fprintf(fp, "endmodule\n\n");
	}
}

 

逸璞丷昊
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专栏目录
GPS系统跟踪捕获算法的Verilog实现
FPGA/MATLAB学习教程/源码/项目合作开发
03-07 1090
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基于verilog的帧同步检测电路设计
03-22
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Verilog仿真中，读txt文件和写txt文件的方法
最新发布
yundanfengqing_nuc的专栏
05-11 394
在功能仿真阶段调试程序时，$display是很有用的一段程序，它和java，c语言中的打印语句使用方法是相似的，可以把变量和语句运行状况打在TCL log的窗口上，供调试者知晓代码运行情况。同时，需要注意的是，在换行中，需要采用’\r\n‘，不能仅仅使用’\r’。需要注意的是，txt文件的地址不能出错，另外，注意地址分隔符需要用’/‘，windos系统中的’\‘需要对应改过来才能使用。MATLAB上生成的txt文件的格式为每行一个数据，与coe文件不同的是，数据之间没有逗号。
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Verilator入门（一）
Yuxin_Yu的博客
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计算相似度
老齐教室
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计算相似度 在机器学习中，经常要度量两个对象的相似度，例如k-最近邻算法，即通过度量数据的相似度而进行分类。在无监督学习中，K-Means算法是一种聚类算法，它通过欧几里得距离计算指定的数据点与聚类中心的距离。在推荐系统中，也会用到相似度的计算（当然还有其他方面的度量）。 本文中，将介绍业务实践中最常用的几种相似度的度量方法。 基于相似性的度量 皮尔逊相关系数 斯皮尔曼秩相关系数 肯德尔秩相关系数 余弦相似度 雅卡尔相似度 基于距离的度量 欧几里得距离 曼哈顿距离 1. 基于相似性的度量 1
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总之，UART串行通信的Verilog实现涉及到多个硬件级别的设计概念，包括时序逻辑、状态机控制、数据同步和错误检测。理解和实现这样的设计不仅有助于深入掌握Verilog语言，也是嵌入式系统设计中的宝贵经验。
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verilog实现多周期处理器之——（三）数据相关问题及其解决
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本文于自己动手写CPU之第五阶段——流水线数据相关问题 “相关”问题 流水线中常常有一些被称为“相关”的情况发生，它使得指令序列中下一条指令无法依照设计的时钟周期运行，这些“相关”会减少流水线的性能。 流水线中的相关分为三种类型。 相关类型 描述 结构相关 指的是在指令运行的过程中，因为硬件资源满足不了指令运行的要求，发生硬件资源冲突而产生的相关。比方：指令和数据都共享一个存储器。...
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在FPGA中，信号同步处理是解决亚稳态问题的常见处理方式，常见的同步设计方案有以下三种 一、同步方案一 1、verilog代码 2、仿真 2.1 信号周期大于时钟周期 2.2 信号周期小于时钟周期 分析： 该同步电路设计简单，使用时钟上升沿进行触发同步，在同步大于时钟周期的大信号时没有任何问题，但是在同步比一个时钟周期小的小信号时（如上图所示），就很有可能采集不到该信号导致无
基于Verilog HDL和QuartusII的帧同步仿真设计
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对于OC-192速率等级，首先经串并转换将串行数据扩展为160位并行数据，然后采用159位宽数据寄存器寄存上一周期的数据，并和当前周期的160位数据同时输出，得到一个319位宽的数据，这样每一时钟周期都有近一半的数据是和上一周期相重复的。通道选择器根据同步码组的具体位置从319位的数据中选择出需要的对齐帧数据。这就要求发送方向FPGA中必须包含一个帧同步电路功能模块，它能够搜索数据流中SDH帧同步字符，使帧的首比特出现在160比特数据的最高位，使数据对齐，并给出帧同步信号，指示帧头的位置。
从零开始研发GPS接收机连载——6、捕获模块设计与验证
gzy0506的博客
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提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 从零开始研发GPS接收机连载——6、捕获模块设计与验证前言数据位宽捕获算法选择捕获参数设计FPGA实现的一些组成模块 前言 我们知道捕获一颗卫星而言是对码相位和多普勒频率的二维搜索。 多普勒频率是由卫星运动已经接收机运动共同叠加的结果。一般情况下的地面运动引起的多普勒都比较小，而卫星运动最大引发的多普勒为：（） 总之，两者叠加的多普勒不会超过正负5KHz，一些要求高动态场景的多普勒一般也是在正负10KHz内 数据位宽 我们这里有12bi.
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fpga作为从机与stm32进行spi协议通信---verilog实现
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