cache line大小与数组定义

在TI NYQUIST的CPU中，每个CPU的corePac内部有二级内存，即L1，L2。L1与L2均可支持配置为canch区与memory区的组合，在CPU外部即片上有多核共享内存（MSM），DSP可以外接DDR内存。

MSM系统默认可以直接被L1的cache区所cache，不必被L2的cache区所cache。DDR可以被分为很多段，每段可以独立支持配置为Cacheable与Non-cacheable段，即如果配置为cacheable段，那么当CPU访问该段的内存时，该段内存要被L2的cache区所cache，然后L2的cache区中的数据要被L1的cache区所cache，然后CPU直接访问的是L1的cache区内存。

L1 cache line的大小是64bytes，L2 cache line的大小是128bytes。

因为cache区是一次性从下一级内存缓存cache line大小的数据，所以数据定义时，数据的首地址应该按照cache line size对齐，数据大小也应该是相应cache line size的整数倍。这样CPU访问数组时效率是最高的。

#pragma DATA_SECTION(gDataStore1, ".MSM_Cacheable_Section")
#pragma DATA_ALIGN(gDataStore1, 64)
u8 gDataStore1[8*64];

#pragma DATA_SECTION(gDataStore2, ".DDR_Cacheable_Section")
#pragma DATA_ALIGN(gDataStore2, 128)
u8 gDataStore2[8*128];