ASIC
集成电路知识点
Randall_FPGA
这个作者很懒,什么都没留下…
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占空比50%,任意奇数分频模块
module odd_divclk #( parameter DIV = 5 , parameter DIV_WIDTH = 3 )( input clk_in , input rst_n , output clk_out ); reg [DIV_WIDTH - 1:0] cnt_p = 0; reg [DIV_WIDTH - 1:0] cnt_n = 0; reg clk_p = 0; reg原创 2021-07-26 16:52:20 · 120 阅读 · 0 评论 -
基于hdl的asic设计流程
原创 2021-04-20 16:11:55 · 105 阅读 · 0 评论