verilog HDL
双985,目前在读研究生,主要研究方向FPGA。本专栏每周分享一个verilog设计技巧、代码或思路。帮助初学者在学习ASIC及FPGA时,不受框架的局限,扩展初学者的思路。感谢您的订阅,谢谢!
Randall_FPGA
这个作者很懒,什么都没留下…
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异步复位同步释放
//Synchronized Asynchronous Reset//异步复位、同步释放:只适用于没有PLL的系统复位信号的设置module sync_async_reset(clock,reset_n,rst_n);input clock, reset_n;output rst_n;reg rst_nr1, rst_nr2;always @(posedge clock or negedge reset_n) begin if(!reset_n) begin rst_nr1 &l转载 2022-07-11 17:47:56 · 134 阅读 · 0 评论 -
跨时钟域时钟约束
set_false_path -from [get_clocks CLKA] -to [get_clocks CLKB]set_false_path -from [get_clocks CLKB] -to [get_clocks CLKA]等效于set_clock_groups -group CLKA -group CLKB原创 2021-11-29 17:18:57 · 1614 阅读 · 0 评论 -
delay延时模块
module delay #(parameter RST_EN = 0,parameter DLY_CLK = 1,parameter DATA_WIDTH = 8)(input sys_clk ,input rst_n ,input [DATA_WIDTH - 1 : 0] din ,output [DATA_WIDTH - 1 : 0] dout );reg [原创 2021-07-28 19:45:55 · 924 阅读 · 0 评论 -
占空比50%,任意奇数分频模块
module odd_divclk #(parameter DIV = 5 ,parameter DIV_WIDTH = 3)(input clk_in ,input rst_n ,output clk_out);reg [DIV_WIDTH - 1:0] cnt_p = 0;reg [DIV_WIDTH - 1:0] cnt_n = 0;reg clk_p = 0;reg原创 2021-07-26 16:52:20 · 141 阅读 · 0 评论 -
单bit跨时钟域脉冲同步器,快时钟域到慢时钟域脉冲同步
单bit跨时钟域脉冲同步器,快时钟域到慢时钟域脉冲同步模块module mul_clk(input clk_a ,input clk_b ,input rst_n ,input din ,output reg dout);reg din_dely = 0;reg feedback = 0; always@(posedge clk_a or negedge rst_n)begin if(!rst_n) din原创 2021-07-25 13:18:48 · 538 阅读 · 0 评论