[计组 notes] Chapter 3 存储系统

Chapter 3 存储系统

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3.1 存储器介绍

1 层次化结构

1. 存储器的层次化结构

   1）CPU—寄存器—Cache(高速缓冲存储器)—main memory(主存)—disk(辅存)—磁带、光盘(外存)

   ​ 速度由快到慢，容量由小到大，价格由高到低

   2）Cache-主存层：硬件自动完成，解决主存与CPU速度不匹配的问题

   ​ 主存-辅存层：硬件+操作系统，通过页面置换完成，辅存的数据要调入主存后才能被CPU使用，实现 虚拟存储系统，解决主存容量不足的问题

2 分类

2. 存储器的分类

   1）按存储介质分类

   • 半导体存储器：主存、Cache
   • 磁表面存储器：磁盘、磁带
   • 光存储器

   2）按存取方式分类

   按地址访问

   • 随机存取存储器Random Access Memory, RAM：读写时间与存储单元的物理位置无关
   • 顺序存取存储器：存储时间取决于存储单元的物理位置，如磁带
   • 直接存取存储器：介于RAM和顺序存取存储器之间，如机械硬盘、磁盘

   按内容访问

   • 相联存储器：按内容访问的存储器，如快表

   3）按信息可更改性分类

   • 读写存储器
   • 只读存储器ROM

   4）按信息可保存性

   • 断电后，存储信息消失：易失性存储器，如主存、Cache
   • 断电后，信息依然保持：非易失性存储器，如磁盘、光盘
   • 信息读出后，原信息被破坏：破坏性读出，如DRAM
   • 信息读出后，原信息不被破坏：非破坏性读出，如SRAM

3 性能指标

3. 性能指标

   1）存储容量=存储字数×字长=$2^{MAR位数}\times MDR位数$

   2）单位成本=成本/存储容量

   3）传输速率=数据宽度/存储周期

   4）存储周期Tm=存取时间Ta+恢复时间

   • 对于DRAM，恢复时间是存取时间的好几倍（电容作为存储元件，恢复时间长）
   • 对于SRAM，恢复时间较短（双稳态触发器作为存储元件）

3.2 主存储器的基本构成

4 存储器芯片的基本原理

1. 存储器芯片的基本原理

   1）存储器芯片包含存储体、MAR、MDR，存储体由多个存储单元组成，存储单元由多个存储元组成

   2）单个存储元的读写

   • 读：接通MOS管，读得高电平则为"1"，低电平则为"0"
   • 写：写入"1"，即加高电平并接通MOS，给电容充电

   3）译码器

   n位MAR经译码器产生$2^n$个字选线，连接到$2^n$个存储单元

   4）控制电路

   控制电路包含片选线、读控制线、写控制线，控制电路与译码器和MAR相连

3.3 SRAM、DRAM和ROM

5 SRAM和DRAM

SRAM：Static Random Access Memory，如主存

DRAM: Dynamic Random Access Memory，如Cache

1. DRAM与SRAM的存储元件

   1）DRAM使用MOS管的栅极电容存储信息

   读出信息后电容放电，属于破坏性读出，需要重写，恢复时间长

   2）SRAM使用双稳态触发器存储信息，当存储1时A高电平B低电平，存储0时A低电平B高电平

   读出信息时触发器仍保持稳定，非破坏性读出，无需重写

2. 对比

   属性	SRAM	DRAM
   存储元件	双稳态触发器	电容
   破坏性读出	否	是
   运行速度	快	慢
   集成度	低	高
   发热量	大	小
   存储成本	高	低
   需要刷新	否	是
   送行列地址	同时	分两次送

3. DRAM的刷新

   即使不读出，电容内的电荷只能维持约2ms，需要刷新

   1）周期：2ms

   2）拆分为行列地址，每次刷新1行存储单元

   拆分为行列地址能够简化布线，若地址线有20根，则不拆分时字选线需要$2^{20}$根，拆分为行列地址后，只需要$2^{11}$根字选线，其中$2^{10}$根为行字选线，$2^{}$