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RSS订阅转载 基于Python实现Vivado与Modelsim自动化联合仿真
从 simulate.bat 的内容中可以看出，此脚本启动了 Modelsim 后执行了 xxxxx_simulate.do 脚本，我们打开 xxxxx_simulate.do 内容如下。同 xxxxx_simulate.do 文件相同，需要删除 quite -force 命令，同时为了编译结束后可以直接启动仿真器，需要在 xxxxx_compile.do 文件中调用 xxxxx_simulate.do 文件，故在本文件尾部添加命令 “do xxxxx_simulate.do”。
2024-01-17 17:40:12
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转载 FPGA加载过程与上电后的引脚状态
在进行FPGA硬件设计时，引脚分配是非常重要的一个环节，特别是在硬件电路上需要与其他芯片通行的引脚。Xilinx FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态，会对硬件设计、引脚分配产生非常重要的影响。这篇专题就针对FPGA从上电开始 ，配置程序，到正常工作整个过程中所有IO的状态进行分析。从时间阶段可以分为两部分，第一阶段是从FPGA上电开始直到配置（Configura。
2024-01-17 15:36:41
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原创 Vivado时序约束1----时序约束与时序分析概念篇
相信很多人接触FPGA后，或多或少都听说过时序约束的概念；也看过很多的时序约束教程，但是大部分教程都是通用的、理论性的，很少会有教程告诉你，针对某一款工具，我们究竟该怎么去做时序约束。更有甚的，有的人把时序约束和时序分析混为一谈，把人越搅越晕。
2023-09-12 15:57:46
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原创 XILINX-VIVADO IP参数化方法（XPM）
XPM全称是Xilinx Parameterized Macros，是XILINX提供的一种IP参数化方法。
2023-06-15 23:37:36
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原创 逻辑级数与逻辑延时优化实战
FPGA设计无可避免的会在FF之间穿插组合逻辑，那么这些组合逻辑如何量化分析？如何优化收敛？如何从RTL设计时就预估到可能产生的延时大小？接下来就通过一个简单的工程，进行实战演示。
2023-04-23 20:36:09
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原创 HP BANK 与 HR BANK
本文主要讲述Xilinx FPGA HP BANK 和HR BANK的区别，主要从官方文档UG471和DS182提取关于HR BANK 和 HP BANK的核心差异数据，并加以分析
2023-04-23 00:13:47
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原创 连续序列检测
所以我们的思路是定义一个移位寄存器，用来接收串行输入的数据，然后用移位寄存器与目标序列做对比。请编写一个序列检测模块，检测输入信号a是否满足01110001序列，当信号满足该序列，给出指示信号match。如果复位给全0，那么复位后的第一个序列如果是111001x，此时其实是不满足目标序列的。要判断串行的序列等于目标序列，首先需要将串行序列转换成与目标序列位宽相等的数；match：当输入信号a满足目标序列，该信号为1，其余时刻该信号为0。rst_n：异步复位信号，低电平有效。a：单比特信号，待检测的数据。
2023-02-14 23:37:32
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原创 函数function的使用方法
函数在声明时，会隐式的声明一个宽度为 range、 名字为 function_name 的寄存器变量，函数的返回值通过这个变量进行传递。在Verilog HDL中，函数的声明由关键字function开始，endfunction结束。在数字芯片设计中，经常把实现特定功能的模块编写成函数，在需要的时候再在主模块中调用，以提高代码的复用性和提高设计的层次，分别后续的修改。function 是用来描述功能的函数，不是描述硬件的，不可以有时序逻辑。function 在FPGA中实现，消耗的是什么资源？
2023-02-12 21:07:03
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原创 Python将图像右半部插入偶列
显示屏的LVDS接收一般有两个port，但是关于两port的定义并没有严格标准约束；使用脚本前，在脚本所在目录新建两个文件夹，分别命名：srcimg 和 dstimg。有的厂商按照奇偶列拆分2port，有的厂商按照左右拆分2port；本文提供一个脚本，以实现将图像右部，插入偶列，左部插入奇列；srcimg存放待转换图片，转换完的图片会放入dstimg.如果发送端与接收端定义不匹配，可能会造成显示错位；
2023-01-12 11:44:40
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2017年注册配电专业考试专业案例试题及答案
2019-01-04
空空如也
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