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ZYNQ
江东风又起
脚踏实地,做好每一件事
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[原创]Cadence软件使用记录1元件库设计
零散是目前一以贯之的风格,倒不是不想整理,实在是自己也是半瓶水,学一点记一点,所以就比较零散了,见谅!我是从AD转过来的,用的是Cadence17.2,建议你也用此版本。开门见山,直接干以Xilinx ZYNQ7020为样例展开设计:画元件首先,说句废话,元件库包含元件,所以,你画元件的时候应该是在某个元件库中,比如这里的abtlibrary.olb(新建一个library就行)。点...原创 2019-04-29 22:12:15 · 1067 阅读 · 0 评论 -
[原创]Cadence软件使用记录3_绘制原理图导出网表生成BOM
继续!画完元件,画完封装,可以制作原理图了:原理图具体什么内容暂且不表,不过这里讲一下:用软件自带的CAPSYM库中的GND默认是不显示名称的。通过以下办法显示:先把名字改成你想要的名字:比如DGND右键DGND,选择display选择Value only,即可解决!好的,继续!通过右键dsn文件分配引脚,即Annotate添加封装这和AD不一样,需要单独填封装比如我...原创 2019-05-05 14:25:26 · 3582 阅读 · 0 评论 -
[原创]Cadence软件使用记录2学会画PCB封装
画元件封装,如前文所述,建立元件库。现在通过Allegro建立对应封装。步骤比较繁琐,我尽量说的简短些:我们以MT9V034元件为例:首先,根据数据手册,建立元件,如下图:保存,capture软件可以歇着了看数据手册最后一页的封装尺寸,做焊盘(先做焊盘才能做封装,真特么蛋疼,必须吐槽一下cadence)根据上图,可得焊盘 宽(0.4 +- 0.05)mm,长 (11.43/...原创 2019-04-30 17:41:08 · 1363 阅读 · 0 评论 -
[原创]Cadence软件使用记录5_Allegro绘制PCB基础
前期准备导入网表根据之前生成的netlist文件,导入即可。可能会有出错,多半是footprint设置不对,务必检查仔细。但是,若PCB画一半,原理图有更新怎么办?没关系,重新生成网表,Allegro重新导入网表(在“Place changed componet”点击“Always”。即可在不改变原有布局的同时更新网表)快捷键allegro可以自定义一些命令快捷键,这个得先说。...原创 2019-05-06 15:42:55 · 1274 阅读 · 0 评论