真的以为看过几本理财书籍就能实现财富自由?

最近加入了公众号「Creator星球游戏开发社区」张哥的技术交流群,更有幸认识了群内的大佬「麒麟子」——成都幼麟科技创始人。第一次和这种级别的大佬聊天,真真切切的感受到了与大佬思考问题角度的差距,征得麒麟子大佬本人的同意后,分享两个聊天的片段,分别谈到了大佬对流量和理财的看法。

片段一、大佬对流量的看法:


麒麟子:

这个世界怎么了?看这浏览次数,我觉得我找到突破点了,最近在研究流量,只要方法得当流量刷刷的来,我不折腾小游戏的原因在于能带给我多少利润,但是 1000 个要做棋牌客户,你们算算,是多少利润?每人赚他几万也是几千万,同理换成其他也一样的,toB,和toC是有本质区别的,toB研究的是如何满足那些想赚钱的人的需求,为他们提供解决方案;toC则是考虑用户留存,用户粘性,用户反馈,前者是生意,后者是产品+流量,我喜欢做生意的感觉。最近在看特郞普的书,他有一个操作就是,别人降价的时候,他直接抬价,提升品质和门槛,让低端去低价,他做高端,幼麟就是被我这样的騒操作后,活到现在,走一条任性的路。

片段二、大佬对基金的看法:


跟着超人混的Super于:

大佬们如何看台基金定投啊?

 

麒麟子:

基金,股票都是亏的,我说的投资、理财,不是让大家去赌,不管是基金定投,还是股票都是有一定的风险的,并且这个风险极难规避,收益率又不高。并且大部分人是抱着短期去的,短期= 投机,和玩百家乐差不多。

 

跟着超人混的Super于:

大佬说的都不敢弄了,看《小狗钱钱》里面有说基金定投,《富爸爸》里面主要讲资产,现在很迷。

 

麒麟子:

富爸爸里面说的比较对,当你出手的那一刻就决定了是否盈利,当然这是钱多的时候才能操作,钱少的时候利用一些有风险的杠杆还是可以的,但是不要想着利用基金、股票暴富,可以用自己划分出来的投资资金玩,不要 allin。

 

跟着超人混的Super于:

这个倒没有,就是玩玩,一个月300块钱今天有一个涨了快 7% 了,就想卖掉了,想研究研究定投时止盈止损线怎么定之类的。

 

麒麟子:

这个我不会,你把房子压进去,今天就赚了几十万,多好!

 

跟着超人混的Super于:

额,这咋行...

 

麒麟子:

基金和股票玩多了,就可能会这样,和玩棋牌殊途同归,今天赚了几十万,想这赚的太少,明天压的更多,跟赌博似的。网上的理财、投资班大多数也是讲基金、股票的,我很反感,因为只有专业的投资人才玩得转。

 

黄波:

挣钱主要靠高现金流物业,物业是航母,股票基金都是护卫舰。

 

麒麟子:

嗯,是的,《富爸爸》系列就从来不提基金、股票,并且他也是财务自由之后才玩的,前期主要靠经营公司和炒房。

1、原始资本积累;

2、提升资产;

3、钱生钱。

 

跟着超人混的Super于:

感觉现在已经中了第一个坑了,每个月的工资全用来还贷款了,然后只能努力工作,换一个挣钱多的,感觉无解啊!

 

麒麟子:

嗯,第一阶段还是节约,有房贷的话压力会大很多,如果是其他贷款,就清理掉,如果是房贷的话,就要合理的减小自己的开销,确保每个月都有剩余,然后投资,投资的关键在于收回本金,回本周期之类的是重要考察因素,然后才是收益率。

为什么很多人选择炒房?因为在目前的国情下炒房是不会亏本的,本金一直都在,多关注其他城市的房价,一线城市的已经高峰了,但很多潜力城市的绝对赚,新修地铁、高铁之类的,周边商业规划之类的,这些不是游戏里面学到的。

(注:坚决维护国家住房不炒政策!)

最后:

纸上得来终觉浅,仅仅看书是远远不够的,有机会还是要多和大佬接触,锻炼自己的思考方式,感兴趣的小伙伴可以搜索张哥的公众号「Creator星球游戏开发社区」,加入脱贫实验室,和群内大佬近距离交流,祝每个人都可以成为别人口中的大佬!


我是「Super于」,立志做一个每天都有正反馈的人!

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RISC-V中的寄存器是基于物理寄存器实现的。每个物理寄存器都有一个唯一的寄存器编号,这个编号被称为"寄存器名"。在RISC-V中,寄存器名是整数,从0到31。其中x0是专门用于硬编码零值的寄存器。 RISC-V的寄存器文件被实现为一个数组,数组的下标就是寄存器名,数组的元素就是寄存器的值。在RISC-V中,寄存器文件被保存在处理器的物理寄存器中。 下面是RISC-V的32位寄存器文件的源代码: ```verilog module regfile( input clk, input [4:0] rs1, input [4:0] rs2, input [4:0] rd, input [31:0] write_data, input we, output [31:0] read_data1, output [31:0] read_data2 ); reg [31:0] regs [0:31]; assign read_data1 = (rs1 == 0) ? 0 : regs[rs1]; assign read_data2 = (rs2 == 0) ? 0 : regs[rs2]; always @(posedge clk) begin if (we) begin if (rd != 0) begin regs[rd] <= write_data; end end end endmodule ``` 这个代码定义了一个Verilog模块,实现了一个带有32个32位寄存器的寄存器文件。它有三个输入端口:时钟信号、读取寄存器1的寄存器名、读取寄存器2的寄存器名。它还有两个输出端口:从寄存器1读取的值和从寄存器2读取的值。最后,它有一个写入端口,用于将数据写入指定的寄存器中。 在模块的实现中,使用了一个Verilog数组来实现寄存器文件。每当时钟上升沿到来时,都会检查写入端口是否被使能。如果使能,就把写入数据写入到指定的寄存器中。
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