yurongjie135的专栏

时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tco最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max，最小为T2min，问触发器D2的建立时间和保持时间？ 答案：T3setup 一位网友的解释：D2的保持时间就是时钟沿到来之后,D2的数据输入端要保持数据不变的时间,这个时间是由D1和D2之间的组合逻辑时延决定的。例如:假设D1和D2之间的组合逻辑时延为2ns

翻了这么多的状态机资料，今天偶尔看到某位大神写的博客，非常不错，特转载如下：http://www.cnblogs.com/heiyue/archive/2012/02/27/2369889.html   有限状态机的三种写法： 状态机描述时关键是要描述清楚前面提到的几个状态机的要素，即如何进行状态转移；每个状态的输出是什么；状态转移是否和输入条件相关等。具体描述时方法各种各样，有的设计者习惯

笔试的时候有一道题目要求设计三分频电路，晕，想了半天想不出来，回到宿舍里才动手写了出来，如下： 其实3分频电路有很多种方法，这里选用其中一种：先求出两个占空比为1/3的频率波形，注意分别为上升沿触发和下降沿触发，最后两个信号波形进行或运算，代码如下： module san(  input clk,  input rst,  output clk_3 ); reg [1:0]cnt;

前段时间买了个Mis603开发板，采用xilinx的spartan6系列fpga，型号为xc6lx16，核心板上带了个micro厂家的ddr3，型号为MT41J128M16-125，单片内存为2Gbits,16bit位宽，稳定运行800Mhz。 先来看看ddr3与fpga的管脚连接： 16位数据位ddr3_data, 14位地址位ddr3_addr(其中行地址14位，列地址10位), 3位ba