关于建立时间和保持时间

时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tco最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max，最小为T2min，问触发器D2的建立时间和保持时间？

答案：T3setup<T-T1max-T2max，T3hold<T1min+T2min

一位网友的解释：D2的保持时间就是时钟沿到来之后,D2的数据输入端要保持数据不变的时间,这个时间是由D1和D2之间的组合逻辑时延决定的。例如:假设D1和D2之间的组合逻辑时延为2ns,时钟周期为10ns,这意味着在时钟沿来到后，D1输出的新数据要过2ns才会到达D2的数据输入端，那么在这 2ns内，D2的数据输入端保持的还是上一次的旧数据，其值不会立即更新，假设D2的最小保持时间为3ns,这意味时钟沿到来后，D2的数据输入端的值在 3ns内不能有变化，回到问题的关键，由于D1在时钟沿到来后的输出结果，经过2ns的组合逻辑延时便到达了D2的输入端，而D2要求在时钟沿到来后的 3ns内其输入端的值不能改变，这样D2的保持时间就得不到满足，所以D2的保持时间必须小于等于2ns。至于说T2min为0时的情况，其实T2min 是永远不能为0的，即使是一根导线其时延也是不可能为0的，这就是为什么移位寄存器的两个触发器之间连的只是一根导线，导线后端触发器的保持时间却还是可以满足的原因，其实移位寄存器中触发器的保持时间可以看成是小于等于其间导线的时延。

下面是关于建立时间和保持时间的更为详细的解释：http://bbs.ednchina.com/BLOG_ARTICLE_195716.HTM