仿真文件的编写

仿真文件的最简编写

`timescale 1ns/1ns // 时间尺度预编译

module test_tb(); // testbench 模块不需要向外连接

 

reg clk; // 输入测试模块的信号都得是reg型的，需要主动发生变化

reg rst;

wire [3:0] data;

 

test t1 // 实例化模块，位置无关

      (

      .clk(clk),

      .nrst(rst),

      .data(data)

      );

      

initial // 初始化信号发生

begin

  clk = 0;

  rst = 0;

  #10000 // 延时

  rst = 1;

  #10000;

  $stop;

end

 

always #20 clk = ~clk; // 模拟时钟变化

      

endmodul