reg_ctrl的博客

在日常工作中，总会遇到要把若干相同排布的文本转换成另一种排布，可用python省去重复性劳动。例如在不同语言中有不同的语法格式，但内容却相同。当管脚约束几十上百行后，手动就很麻烦。

【代码】仿真文件的编写。

一些需注意的代码风格和规范。1. 基本原则。

Verilog模块结构：端口列表里也可以直接写输入输出属性跟位宽位宽默认1位，数据类型默认wire。

位拼接运算符由一对花括号加逗号组成“{ , }”，拼接的不同数据之间用“,”隔开。位拼接运算符的作用主要有两种，一种是将位宽较短的数据拼接成一个位宽长的数据；阻塞赋值跟C语言一样，非阻塞赋值是几条语句同时执行等式右边再赋值到左边来。Case需要default，还需要endcase（条件完整时不需要），不需要break；中被赋值的变量（赋值号左边的变量），不论表达的是组合逻辑还是时序逻辑， 都一定是。，模块中也可以写上，综合时不会执行，但能在仿真时模拟组合逻辑的耗时。跟C语言类似，除法是小数，求幂是**

Verilog跟C语法有很多相似的地方，很容易犯软件思维的错误。软件思维（仅指非并发）更多是把问题转换成多个，按顺序执行，没有严格的时间空间依赖关系，只关心输入输出的值，不关心时间上是否冲突；硬件思维是把每个模块作为一个，多个模块共同作用，有严格的时序关系，输入输出不一定同时，也不一定存储下来，有些不能用变量认知。以厨房做菜为例子。刚开始只有一个厨子，他做菜的流程就是先洗菜，再切菜，最后炒菜，一个流程只做一个菜，这是串行执行程序；

1. 芯片选型1. 芯片选型在采用FPGA电路设计中，首先要进行芯片选型。而芯片选型都是根据你的设计需求来找器件。需求可能涉及以下几个方面：1.（逻辑时钟、IO时钟等），不同Family能达到的速度不同2.，不同Family的时钟资源不同3.和支持的标准4.板上(焊接方式、体积大小）5.其他各种硬核功能（PowerPC,MGT,GTP,TEMAC等）6.要求，顺便考虑散热空间7.非易失性要求，Spartan 3A系列有内置Flash8.

Altera和xilinx的结构有所不同，但基本结构都差不多，由（） 等组成。

硬件和计算机基础，开发环境配置和开发流程，Verilog基础语法（设计和验证，至少到状态机），资料获取（科学上网，官方文档读取）：接口通信小项目，常用IP核，上板验证波形图读取，硬件映射思维，高效工具使用。