滄海的博客

一个QUAD中的4个通道绑定到一共IP核中是否可行？可行但不能实现预想目的。GTP可以将一个QUAD的4个串行高速通道“GTPE2_CHANNEL”绑定到一个核中，如下图，且收发独立接口。 Aurora也可以实现4通道绑定一个核中，如下图IP核的配置 但4个通道无法独立进行读写操作，如下图4通道在核内部会合并成在一起发出。 这时如果有些光口没有通讯，会报channel_up，而且合成一个多bit数也不好拆开来用，故认为不可行...

四、时钟资源介绍4.1 BUFG BUFG在“Device”中如图2-1-1所示，其中它有多种模式可根据需求来选择使用，可以实现将时钟传递到FPGA中的各种资源，具体架构在上文已做阐述，本文就对BUFG本身特性进行详细的说明。 如下图是关于BUFG的所有原语，主要分为两个部分，一部分是带有各种功能的BUFG，另一种是用于时钟选择的BUFGMUX，这部分内容在《UG472》和》《UG768》均有介绍。1、BUFGCTRL ...

目录一、概述二、时钟资源三、时钟路由资源与架构一、概述 该文章主要是对《ug472》内容的理解和延伸，ug472主要讲的是7系列FPGA的时钟架构。一般我们根据原理图将时钟引入，通过PLL或MMCM产生所需时钟就可劲用了，除非有了时序违规或者特殊要求才去注意下，否则我们是不关心时钟在FPGA内部是怎样干活的，似乎也并没什么问题。但总有用到的时候，而且作为对FPGA整体框架的一部分，我们也应该了解下FPGA内部些原理。 《ug472》一文初看略感晦涩...

第一部分：A7系列FPGA资源介绍第二部分 FPGA设计第三部分：FPGA的约束第四部分：FPGA的时序收敛

目录一、为什么不建议全局复位1.1 异步复位1.2 同步复位1.3 xilinx的提供方案1.3.1 赋初值机制1.3.2 触发器模式二、如何去复位2.1 采用高电平同步复位2.2 建议异步复位同步释放2.3 PLL稳定后再复位3.4 建议局部复位注意扇出一、为什么不建议全局复位 复位实质就是保证FPGA初始状态是符合预期的，逻辑能够从预想初始状态进入运行状态。复位方式分为异步复位和同步复位，这两种复位方案各有优缺。在现今FPGA工作频率...

目录2.3 OSERDESE2与ISERDESE22.2.1 ISERDESE22.2.2 OSERDESE22.2.3 IO_FIFO2.4 其他2.3 OSERDESE2与ISERDESE2 如下图所示，每组引脚都有两个OSERDESE2和ISERDESE2。可以实现串行与并行之间的转换，每个SERDES都支持串行与8bit并行之间的转换。并可以通过Bitslip实现数据的重新对齐。2.2.1 ISERDESE2 ISE...

2.2.2 IDELAYE2 每个引脚都有对应的IDELAY2模块，如下图所示，它的作用就是对输入数据进行延迟指定时间。 这个“IDLEAYE2”是可旁路的，可以直接从IOB到LOGICE2，也可以经IDELAYE2。如下图是IDLEAYE2的原语，简单介绍下各个参数和接口信号一、参数部分1、CINVCTRL_SEL： 调整输入时钟“C”的极性。2、DELAY_SRC 数据源的选择，是内...

目录2 I/O BANK2.2 IB的逻辑资源2.2.1 ILOGIC 2 I/O BANK部分 这部分内容主要参考是《ug471》，该用户指南主要有三章内容，其中第二章阐述IOB的电气特性及相关标准，第三章阐述常规的输入输出寄存器、DDR操作以及可编程输入延迟（IDLEAY）和可编程输出延迟（ODELAY）等。第四章讲述高级应用SERDES，即“ISERDESE2”和“OSERDESE2”。本文主要讲述第三章和第四章内容。如下图蓝框部分是FPGA的IOB部分，在Xilinx...