沧小海的《xilinx的A7系列芯片资源学习笔记》之第一部分：I/O BANK(一)

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2 I/O BANK 部分

这部分内容主要参考是《ug471》，该用户指南主要有三章内容，其中第二章阐述IOB的电气特性及相关标准，第三章阐述常规的输入输出寄存器、DDR操作以及可编程输入延迟（IDLEAY）和可编程输出延迟（ODELAY）等。第四章讲述高级应用SERDES，即“ISERDESE2”和“OSERDESE2”。本文主要讲述第三章和第四章内容。

如下图蓝框部分是FPGA的IOB部分，在Xilinx的，FPGA的输出信号在做完逻辑处理后会经过该部分的进一步处理输出，输入信号则经过该部分处理输入进行逻辑运算。这部分包含很多功能模块，例如IN/OUT_FIFO、PHASER_IN/OUT_PHY、各种BUF、IDELAYCTRL、ISERDESE2、OSERDESE2、IDELAYE2以及引脚相关配置。但不是这些内容都会用到，还是看具体需求。

接下来就对一些模块进行详细阐述，对不怎么用到的（其实是我不熟悉的）做个大概介绍。

2.1 I/O BANK

FPGA以bank的形式组织在一起，每个BANK的引脚都可以设置不同的电平标准。而且引脚还分为HP和HR不同的BANK，它们之间的不同如下表所示。《UG471》

HP和HR的不同结构，主要HR少了一个“ODELAYE2”模块。

每个BANK的引脚又是以两两一组的组织形式存在，这样方便做差分信号及相关处理。

我们对单个引脚放大，如下图所示。A是引脚，每一个引脚都有其特定的编号，B和C是相关的控制，一组引脚的这两个模块的不同组合可以形成不同的BUF，例如I/OBUF、IOBUF和IOBUFDS等等。另外这里面可以设置上下拉，是通过XDC或者原语实现。

原语的“I/O Components”里面蓝框内容是相关Buffers，这些就是

而这些的实现主要是靠上面所说的“B”和“C”。

2.2 IB的逻辑资源

这部分可以说是与I/O驱动相关的逻辑资源，如下这部分内容。

主要有ILOGIC、IDELAY、IDELAYCTRL、OLOGIC和ODELAY这几个部分。

2.2.1 ILOGIC

根据下图可以看出，在一组引脚中有两个红框圈主的器件，这个器件是有两个类型，一个ILOGIC2、一个是IDERDES2。具体这是什么就看我们的应用了，例如用作ILOGIC2。

如下图所示，是ILOGIC的两种模式，对应《UG471》中的第107页相关描述，第一个图应该被称为ILOGIC2，适用于HP，第二个图是ILOGIC3，适用于HR。二者的区别在于LOGIC2比ILOGIC3少了一个“ZHOLD”，这玩意似乎可以使pad-to-pad保持时间为0，具体使这样描述的“The ZHOLD delay is automatically matched to the internal clock-distribution delay, and when used, assures that the pad-to-pad hold time is zero.”。ILOGIC2逻辑资源包括了边沿触发D型发器、DDR模式输入、同步和组合逻辑等，文章中主要阐述了DDR采样。如果屏蔽了寄存器会以组合逻辑的形式直连FPGA逻辑中。