Yhisken的博客

DRAM的电容结构决定了DRAM的破坏性读出，因此DRAM需要在存取过程中不断的恢复刷新才能使数据不丢失。由此引发了两个问题，多核CPU的每个核都要访存怎么办？以及如何解决恢复时间长的问题？

运行时操作系统在主存中，但是由于RAM断电后数据会丢失，所以操作系统都存储在辅存中，在开机时由CPU读入主存，而BIOS芯片就是用来存储自举装入程序的，它用于开机时引导把操作系统装入主存。 因此在逻辑上，主存应该为内存条+BIOS芯片，并且RAM和BIOS芯片是统一编址的。

把128次刷新分摊到2ms内，也就是2ms/128 = 15.6μs，也就是说我们每隔15.6μs刷新就可以了，那么每15.6μs，有15.1μs存取，0.5μs的时间刷新，也就是说有0.5μs的死区，在实际操作中，我们可以在CPU不访问存储器的一段时间内进行刷新，比如译码阶段。在SRAM中，如果给出八位地址0000 0000，则行列地址是同时被输给行列地址译码器的。我们上篇提到了存储器的地址是一个个存储单元的地址，如果有20位的地址，那么就要有2^20，也就是1m的选通线，显然在工程上实现是非常困难的。

一个存储器逻辑上分为，这三块在时序逻辑电路的控制下相互配合工作。而有多个构成，每个存储单元又由每个构成。一个存储元可以存放一位的二进制的0/1。一个存储元由一个和一个组成。MOS管是一种半导体，当通电压达到某一定阈值时它才会变成导体，否则是绝缘体。上图所示电容下金属板接地为0V，下金属板若和上金属板存在电势差则会存储电荷，以此来决定存储元存储的是1还是0。当接通MOS管时，若导线一端有电荷流出，则可以判断该电容保存的是二进制的1，否则保存的是0。这是二进制的读出。

CPU无法直接与辅存传输数据，因为CPU的处理速度大于辅存的读写速度，如果直接交互会拖累CPU的速度。所以需要先把辅存中的数据写入主存再与CPU进行数据传输。Cache，高速缓存在主存和CPU之间。存在Cache的原因是主存的读写速度仍然不及CPU的处理速度，所以用Cache来备份存储在主存中经常用到的 数据，这样就可以增加整个主机的处理速度。主存—辅存：实现了虚拟存储系统，解决了主存容量不足的问题。Cache—主存：解决了主存与CPU速度不匹配的问题。

那么2个1的情况有两种，我们需要进行或运算，一种情况是两个本位Ai和Bi都为1，或者Ai，Bi其中一个为1，然后进位是1。这里以上图的与门为例，若输入端A为高电压5V，表示1，输入端B电压为1V，表示0。我们可以把多个一位全加器串联起来，组成串行进位的并行加法器，这样就可以同时输入n位的数，同时低位的进位会作为高位全加器的一个输入信号。的进位信号是逐级形成的，只有来自低位的进位信号决定了，我们才能决定本位和和更高位的进位信号。异或操作我们说是一种符合逻辑运算，因此我们可以用基本的逻辑运算实现，如上图所示。

上篇我们提到了原码，反码和补码的表示形式和如何转换。这篇我们会提到一个新的概念—。移码也很简单，其实即可。值得注意的是，移码只能表示整数。而原码，反码和补码既可以表示整数又可以表示小数。其次，移码和补码一样，对于真值0只有一种表示形式。因此，对于8bit移码，表示范围为-128~+127。

决定了计算机能处理多少位的运算以及能存储的位数。例如8位机器字长的计算机只能处理8位的运算，以及通用寄存器只能存储8位。（现代PC的机器字长一般为32位/64位）

和执行同样处理功能的程序所占用时间更简短，机器的运行性能可能比机器高2~5倍xx表示执行一个程序所用时间，表示该程序中包含的机器指令总条数，表示执行1个机器指令所需要的机器周期数，表示每个机器周期的时间长度特点—指令格式规范且种类少，寻址方式简单，指令条数少，指令完成的操作功能简单。特点—是拥有大量的指令，这些指令可以执行复杂的高级语言操作，如循环、条件分支等。TEC-XP-II。