Zevalin的博客

用户必须用二进制代码（0、1）来编写程序（即机器语言程序），这就要求程序员对他们所使用的计算机硬件及其指令系统十分熟悉，编写程序难度很大，但用户编写的机器语言程序可以直接在机器上执行，直接执行机器语言的机器称为实际机器。是将源程序的一条语句翻译成对应于机器语言的一条语句，并且立即执行这条语句，接着翻译源程序的下一条语句，并执行这条语句，如此重复至完成源程序的全部翻译任务，它的特点是。是将用户编写的高级语言程序（源程序）的全部语句一次全部翻译成机器语言程序，而后再执行及其语言程序，

同上所述，由PC将第二条指令的地址送至MAR，命令存储器做读操作，将“0001000000001001”送入MDR，又由MDR送至IR，接着CU分析操作码“000100”为乘法指令，故CU向存储器发出读命令，取出对应地址为“0000001001”单元中的操作数a，经MDR送至运算器MQ，CU再向运算器发送乘法操作指令，完成ax的运算，并把运算结果ax存放在ACC中，同时PC又完成一次自增（(PC) + 1 → PC），形成下一条指令的地址“2”号。另外，输入设备和输出设备通常简称为I/O设备。

现在机器的运算速度普遍采用单位时间内执行指令的平均条数来衡量，并用MIPS——百万条指令每秒作为计量单位，也可以用CPI——执行一条指令所需的时钟周期（机器主频的倒数）数，或用FLOPS——浮点运算次数每秒来衡量运算速度。机器的字长也会影响机器的运算速度，倘若CPU字长较短，又要运算位数较多的数据，那么需要经过两次或多次的运算才能完成，这势必影响机器的运算速度。（2）比较两个CPU的运算速度时还需看它们的指令系统，如果其一不支持乘法指令，那它就只能用多次加法实现乘法，这样看的话运算速度将会非常低。

（1）总线是一组能为多个部件分时共享的公共信息传送线路。①共享是指总线上可以挂接多个部件，各个部件之间互相交换的信息都可以通过这组线路分时共享，一个部件向总线发送信息时，多个部件可以同时从总线上接收相同的信息。②分时是指同一时刻只允许有一个部件向总线发送信息，如果系统中有多个部件，则它们只能分时地向总线发送信息，否则如果两个或两个以上部件同时向总线发送信息，势必会导致信号冲突，传输无效。（2）计算机系统的五大部件之间的互连方式有两种，一种是各部件之间使用单独的连线，称为分散连接；

还有一条扩展总线，它将局域网、小型计算机接口（SCSI）、调制解调器（Modem）以及串行接口等都连接起来，并且通过这些接口又可与各类I/O设备相连，因此它可支持相当多的I/O设备，与此同时，扩展总线有通过扩展总线接口与系统总线相连，由此便可实现这两种总线之间的信息传递，其系统的工作效率明显提高。下图是单总线结构的示意图，它是将CPU、主存、I/O设备（通过I/O接口）都挂在一组总线上，允许I/O设备之间、I/O设备与CPU之间或I/O设备与主存之间直接交换信息。①主存总线用于CPU与主存之间的传输；

由于总线上连接着多个部件，，什么时候由哪个部件发送信息，如何给信息传送定时，如何防止信息丢失，如何避免多个部件同时发送，如何规定接收信息的部件等一系列问题都需要由总线控制器统一管理。总线控制器的功能主包括判优控制（或称仲裁逻辑）和通信控制。（1）总线上所连接的各类设备，按其对总线有无控制功能可分为主设备（模块）和从设备（模块）两种，主设备对总线有控制权，从设备只能响应从主设备发来的总线指令，对总线没有控制权。（2）同一时刻只能有一个设备控制总线传输操作，可以有一个或多个设备从总线接收数据。

此外，由于I/O设备不断增多，如果它们与存储器交换信息都通过CPU来实现，这将大大降低CPU的工作效率，为此，出现了I/O与存储器的直接存取方式（DMA），这也使存储器的地位更加突出，尤其在多处理机的系统中，各处理机本身都需与其主存交换信息，而且各处理机在互相通信中也都需共享存放在存储器中的数据，因此存储器的地位就更为重要。辅存的速度比主存的速度低，而且不能和CPU直接交换信息，但它的容量比主存大得多，可以存放大量暂时未用到的信息，当CPU需要用到这些信息时再将辅存的内容调入主存供CPU直接访问。

（1）主存储器（简称主存或内存）包括存储体M、各种逻辑部件及控制电路等。存储体由许多存储单元组成，每个存储单元都有一个编号，称为存储单元的地址号。每一个存储单元又包含若干个存储元件（或称存储基元、存储元），每个存储元件能寄存一位二进制代码“0”或“1”，那么一个存储单元可存储一串二进制代码，称这串二进制代码为一个存储字，这串二进制代码的位数称为存储字长（存储字长可以是8位、16位或32位等）。

下图所示的是CPU交叉访问4个存储体的时间关系，负脉冲为启动每个体的工作信号，虽然对每个体而言存取周期均未缩短，但由于CPU交叉访问各体，使4个存储体的读/写过程重叠进行，最终在一个存取周期的时间内，存储器实际上向CPU提供了4个存储字。，下图所示是用8片1K×4位的芯片组成4K×8位的存储器，每2片1K×4位的芯片构成一组1K×8位的存储器，4组便构成4K×8位的存储器，地址线。（1）地址线的连接：存储芯片的容量不同，其地址线数也不同，CPU的地址线数往往比存储芯片的地址线数多，

（1）在多体并行存储系统中，由于I/O设备向主存请求的级别高于CPU访存，这就出现了CPU等待I/O设备访存的现象，致使CPU要空等一段时间，从而降低了工作效率。为了避免CPU与I/O设备争抢访存，可在CPU与主存之间加一级缓存，这样主存可将CPU要取的信息提前送至缓存，主存在与I/O设备交换时CPU可以直接从缓存中读取所需信息，而不必空等。（2）主存速度的提高始终跟不上CPU的发展，Cache的出现也是为了解决主存与CPU之间速度不匹配的问题。

（1）辅助存储器作为主存的后援设备，又称外部存储器，简称外存，它不直接与CPU交换信息，它与主存一起组成了存储器系统的主存-辅存层次。（2）与主存相比，辅存具有容量大、速度慢、价格低、可脱机（掉电）保持信息等特点，属“非易失性”存储器；而主存具有速度快、成本高、容量小的特点，而且大多由半导体芯片构成，所存信息无法永久保存，属“易失性”存储器。（3）目前，广泛用于计算机系统的辅助存储器有硬磁盘、软磁盘、磁带、光盘等，前三种均属于磁表面存储器。

具有通道指令的计算机，一旦CPU执行了启动I/O设备的指令，就由通道来代替CPU对I/O设备的管理。如果I/O设备的一批数据（一个数据块的全部数据）尚未传送结束时，CPU再次启动I/O设备，命令I/O设备再作准备，一旦又接收到I/O设备中断请求时，CPU又重复上述中断服务过程，这样周而复始，直至一批数据传送完毕。操作码字段可作为I/O指令与其它指令（如访存指令、算逻指令、控制指令等）的判别代码，命令码体现I/O设备的具体操作，设备码是多台I/O设备的选择码（各台I/O设备应有不同的编号）

写在前面：视频链接：计算机组成原理（哈工大刘宏伟）135讲（全）高清_哔哩哔哩_bilibili （1）人机交互设备：它是实现操作者与计算机之间互相交流信息的设备，能将人体五官可识别的信息转换成机器可识别的信息，如鼠标、键盘、语音识别器等；另一类则是将计算机的处理结果信息转换为人们可识别的信息，如打印机、显示器、绘图仪、语音合成器等。（2）计算机信息的存储设备：它就是上一章中提到的各种存储器，如磁盘、光盘等。（3）机-机通信设备：它是用来实现一台计算机与其它计算机或其它系统之间完成通信任务的设备，例如两台计

（1）接口可以看作两个系统或两个部件之间的交接部分，它既可以是两种硬设备之间的连接电路，也可以是两个软件之间的共同逻辑边界。（2）I/O接口又称I/O控制器、设备控制器，它负责协调主机与外部设备之间的数据传输。（3）I/O接口通常是指主机与I/O设备之间设置的一个硬件电路及其相应的软件控制，不同的I/O设备都由其相应的设备控制器，而它们往往都是通过I/O接口与主机取得联系的。

（1）测试指令：用来查询I/O设备是否准备就绪。（2）传送指令：当I/O设备已准备就绪时，执行传送指令，开始数据传送。（3）转移指令：若I/O设备未准备就绪时，执行转移指令转至测试指令，继续测试I/O设备的状态。

计算机在执行程序的过程中，当出现异常情况或特殊请求时，计算机停止现行程序的运行，转向对这些异常情况或特殊请求的处理，处理结束后再返回到现行程序的间断处，继续执行原程序，这就是中断。​。

（1）下图示意了DMA方式与程序中断方式的数据通路，主存和DMA接口之间只有一条数据通路，因此主存和设备交换信息时是不需要通过CPU的，CPU也不需要暂停现行程序为设备服务，省去了保护现场和恢复现场的工作，工作速度比程序中断方式要快不少，这一特点特别适合于高速I/O或辅存与主存之间的信息交换。（2）若出现高速I/O（通过DMA接口）和CPU同时访问主存的情况，CPU必须将总线（如地址线、数据线）的占有权让给DMA接口使用，即DMA采取周期窃取的方式占用一个存取周期。

（1）原码表示简单明了，并易于和真值转换，但用原码进行加减运算时却带来了许多麻烦，例如当两个操作数符号不同且要做加法运算时，需要先要判断两数绝对值大小，然后将绝对值大的数减去绝对值小的数，结果的符号以绝对值大的数为准，运算步骤既复杂又费时，而且本来是加法运算却要用减法器实现，如果能找到一个与负数等价的正数来代替该负数，就可把减法操作用加法代替，而机器数采用补码时，就能满足此要求。（1）对有符号数而言，符号的“正”、“负”机器是无法识别的，但由于“正”、“负”恰好是两种截然不同的状态，如果。

例如，小数定点机中的数，其绝对值必须小于1，否则“溢出”，此时要求机器停止运算，进行处理，为了防止溢出，上机前必须选择比例因子，这个工作比较麻烦，给编程带来不便；（1）实际上计算机中处理的数不一定是纯小数或纯整数（如圆周率），而且有些数据的数值范围相差很大（如电子的质量和太阳的质量），它们都不能直接用定点小数或定点整数表示，但均可用浮点数表示，一般来说，基数r越大，可表示的浮点数范围越大，而且所表示的数的个数越多，但r越大，浮点数的精度反而会下降。当基数为2时，尾数最高位为1的数为规格化数。

（1）移位运算在日常生活中很常见，例如15m可写成1500cm，单就数字而言，1500相当于数15相对于小数点左移了两位，并在小数点前面添了两个0，同样，15也相当于1500相对于小数点右移了两位，并删去了小数点后面的两个0。可见，当某个十进制数相对于小数点左移n位时相当于该数乘以，“右移”n位时相当于该数除以。（2）计算机中小数点的位置是事先约定的，因此，二进制表示的机器数在相对于小数点做n位左移或右移时，其实质就是该数乘以或除以。

（1）以小数为例，两个小数的相乘过程如下：​（2）原码一位乘的运算规则如下：①乘积的符号位由两原码符号位异或运算结果决定。②乘积的数值部分由两数绝对值相乘，其通式为：​（3）由于乘积的数值部分是两数绝对值相乘的结果，故原码一位乘法运算过程中的右移操作逻辑右移。（4）举例：​（5）原码一位乘所需的硬件配置：①图中 A、X、Q均为n+1位的寄存器，其中X存放被乘数的原码，Q存放乘数的原码，计数器C用于控制逐位相乘的次数，S存放乘积的符号，G为乘法标记。

对已规格化的尾数，为了防止除法结果溢出，可先比较被除数和除数的绝对值，如果被除数的绝对值大于除数的绝对值，则先将被除数右移一位，其阶码加1，再作尾数相除，此时所得结果必然是规格化的定点小数。（1）设机器数为补码，尾数为规格化形式，并假设阶符取2位，阶码的数值部分取7位，数符取2位，尾数取n位，则该补码在数轴上的表示范围如下。#2 当丢失的各位数中的最高位为0时，且以下各位不全为0，或丢失的各位数中的最高位为1，且以下各位均为0时，则舍去被丢失的各位。再检测除数是否为0，若为0则商为无穷大，另做处理。

将n位全加器分成若干大组，每个大组中又包含若干小组，而每个大组内所包含的各个小组的最高位进位是同时产生的，大组与大组间采用串行进位。（小组内的其它进位与小组的最高位进位并不是同时产生的），故又有组（小组）内并行、组（小组）间并行之称。（3）由于每位全加器的进位输出是高一位全加器的进位输入，因此当全加器有进位时，将n位全加器分成若干小组，小组内的进位同时产生，小组与小组之间采用串行进位。各小组最高位进位是同时形成的，小组内的其它进位也是同时形成的。串行进位链是指并行加法器中的进位信号采用串行传递。

计算机能解题是由于机器本身存在一种语言——机器语言，它既能理解人的意图，又能被机器自身识别。机器语言是由一条条语句构成的，每一条语句又能准确表达某种语义，例如，它可以命令机器做某种操作，指出参与操作的数或其它信息在什么地方等。计算机就是连续执行每一条机器语句而实现全自动工作的。人们习惯把每一条机器语言的语句称为机器指令（计算机运行的最小功能单位），而又将全部机器指令的集合称为机器的指令系统（或指令集），因此机器的指令系统集中反映了机器的功能。

如下图所示，主程序从2000地址单元开始，并在2100处有一个调用指令，当执行到 2100处指令时，CPU停止下一条顺序号为2101的指令，而转至2400执行SUB1子程序，在SUB1中又有两次（2500和2560处）调用子程序SUB2，每一次都将 SUB1挂起而执行SUB2，子程序末尾的RETURN 指令可使CPU返回调用点。如从源到目的之间的传送、对存储器读（LOAD，把存储器中的数据放到寄存器中）和写（STORE，把寄存器中的数据放到存储器中）、交换源和目的的内容、置1、清零、进栈、出栈等。

寻址方式是指确定本条指令的数据地址以及下一条将要执行的指令地址的方法，它与硬件结构紧密相关，而且直接影响指令格式和指令功能。寻址方式分为指令寻址和数据寻址两大类。

IBM 360是32位机器，按字节寻址，并可支持多种数据类型，如字节、半字、字、双字（双精度实数）、压缩十进制数、字符串等，在CPU中有16个32位通用寄存器（用户可选定任一个寄存器作为基址寄存器BR或变址寄存器IX）、4个双精度（64位）浮点寄存器，指令字长有16位、32位、48位三种，如下图所示。共8位，剩下的8位可作操作码。（2）在变址寻址的一地址指令中，根据变址时的位移量为-64~+63，形式地址A取7位，根据16个通用寄存器可作为变址寄存器，取4位作为变址寄存器。的编号，剩下的5位可作操作码。

可以访存的指令不受限制；这一点告诫人们，付出再大的代价增添复杂指令，也仅有20%的使用概率，而且当执行频度高的简单指令时，因复杂指令的存在，致使执行速度也无法提高。（2）在RISCⅡ机中，有一些常用指令未被选中，但用上述这些指令并在硬件系统的辅助下，足以实现其它一些指令的功能。①RISC机的指令数、寻址方式和指令格式种类较少，而且指令的编码很有规律，因此RISC的指令译码比CISC的指令译码快。选取使用频度较高的一些简单指令以及一些很有用但又不复杂的指令，让复杂指令的功能由频度高的简单指令的组合来实现。

（5）程序状态字寄存器：保留由算术逻辑运算指令或测试指令的结果而建立的各种状态信息，如溢出标志（OP）、符号标志（SF）、零标志（ZF）、进位标志（CF）等。（4）微操作信号发生器：根据IR的内容（指令）、PSW的内容（状态信息）及时序信号，产生控制整个计算机系统所需的各种控制信号，其结构有组合逻辑型和存储逻辑型两种。SP是堆栈指针，用于指示栈顶的地址。，如用于基址寻址的段指针（存放基地址）、用于变址寻址的变址寄存器和用于堆栈寻址的栈指针，另外地址寄存器的位数必须足够长，以满足最大的地址范围。

CPU每取出并执行一条指令所需的全部时间称为指令周期，也即CPU完成一条指令的时间，如下图所示。图中的取指阶段完成取指令和分析指令的操作，又称取指周期；执行阶段完成执行指令的操作，又称执行周期。在大多数情况下，CPU就是按“取指一执行-再取指-再执行…”的顺序自动工作的。

为了提高访存速度，一方面要提高存储芯片的性能，另一方面可以从体系结构上，如采用多体、Cache等分级存储措施来提高存储器的性能/价格比。为了提高主机与I/O交换信息的速度，可以采用DMA方式，也可以采用多总线结构，将速度不一的I/O分别挂到不同带宽的总线上，以解决总线的瓶颈问题。为了提高运算速度，可以采用高速芯片和快速进位链，以及改进算法等措施。为了进一步提高处理机速度，通常可从提高器件的性能和改进系统的结构，开发系统的并行性两方面入手。所谓并行，包含同时性和并发性两个方面，前者是指。

（1）人为设置的中断：这种中断一般称为自愿中断，它是在程序中人为设置的，一旦机器执行这种人为中断便会“自愿”停止现行程序而转入中断处理。（2）程序性事故：如定点溢出、浮点溢出、操作码不能识别、除法中出现“非法”等，这些都属于由程序设计不周而引起的中断。（3）硬件故障：如插件接触不良、磁表面损坏、电源掉电等，这些都属于硬件故障。（4）I/O设备：I/O设备被启动以后，一旦准备就绪便向CPU发出中断请求，每个I/O设备都能发中断请求，因此这种中断与计算机所配置的I/O设备多少有关。

当然，也有的加法指令指定两个寄存器的内容相加，如“ADD AX，BX”，该指令在执行阶段无须访存，只需完成(AX)+(BX)→AX的操作。进一步分析发现，完成不同指令的过程中，有些操作是相同或相似的，如取指令、取操作数地址（当间接寻址时）以及进入中断周期由中断隐指令完成的一系列操作。④将MDR的内容（程序断点）通过数据总线写入MAR（通过地址总线）所指示的主存单元（0地址单元）中，记作MDR→M(MAR)。该指令在执行阶段完成将指令的地址码部分X送至PC的操作，记作Ad(IR)→PC。

（1）控制单元控制一条指令执行的过程实质上是依次执行一个确定的微操作序列的过程。由于不同指令所对应的微操作数及其复杂程度不同，因此每条指令和每个微操作所需的执行时间也不同。通常将如何形成控制不同微操作序列所采用的时序控制方式称为CU的控制方式。（2）常见的控制方式有同步控制、异步控制、联合控制和人工控制四种。

假设机器采用同步控制，每个机器周期包含3个节拍，而且CPU内部结构如下图所示，其中MAR和MDR分别直接和地址总线和数据总线相连，并假设IR的地址码部分与MAR之间有通路。②MDR→IR：CPU内部寄存器间的数据传送，速度很快，用一个时钟周期完成它绰绰有余，可以紧接着安排另一条微命令。节拍可安排MDR→IR，考虑到指令译码时间较短，根据原则③，可将指令译码OP(IR)-ID也安排在。(AC)+(MDR)→AC（该操作实际包括(AC)→ALU，(MDR)→ALU，ALU→AC）

微程序控制器的设计思路：采用“存储程序”的思想，CPU出厂前将所有指令的“微程序”存入“控制器存储器”中。​。

当电源加电后，第一条微指令的地址可由专门的硬件电路产生，也可由外部直接向CMAR输入微指令的地址，这个地址即为取指周期微程序的入口地址。垂直型微指令的特点是采用类似机器指令操作码的方式，在微指令字中，设置微操作码字段，由微操作码规定微指令的功能。水平型微指令用较短的微程序结构换取较长的微指令结构，垂直型微指令正相反，它以较长的微程序结构换取较短的微指令结构。微程序可看作是解释机器指令的，毫微程序可看作是解释微程序的，而组成毫微程序的毫微指令则是用来解释微指令的。两级微程序分别放在两级控制存储器内。