Zokion-CSDN博客

原创 SD-Host 控制器设计

目录摘要二级目录三级目录摘要随着SoC芯片复杂度的提高，IP核复用(Intellectual Property Core Reuse)技术开始成为当今SoC设计中的一个热点，它可以使设计者专注于整个系统的设计，充分利用已有资源，提高设计速度，降低芯片开发成本。为了满足SoC芯片对SD卡(Secure Digital Card)高速存取数据的要求，设计了基于高速AHB(Advanced High Performance Bus)总线并支持DMA(Direct Memory Access)传输的SD控

2020-06-29 00:13:52 7231 2

原创数字电路设计——复位信号（异步复位、同步释放）

复位信号简介简介在仿真中复位信号的基本作用是将电路强制到一个确定的状态。在实际设计中是否需要复位，取决于芯片的应用和功能，如果一个芯片不需要一个确定的起始状态，则没有必要使用复位信号；相反，如果芯片的正常工作必须从一个确定状态开始，那么复位信号就是必须的。总的来说，认为不论对于系统来说是否需要，一个芯片的所有触发器都应该是可以复位的。（在一些高速应用中，除去一些触发器的复位可以提高设计的性能）。在选择复位实现的策略之前，需要思考一些问题。比如使用同步复位还是异步复位；是否每个触发器都要收到复位

2022-03-27 15:58:20 12574

转载 AHB APB AXI总线对比

AHB APB和AXI总线是在目前的SOC中经常用的总线结构，他们之间的差异主要有一下方面。 AHB主要是针对高效率、高频宽及快速系统模块所设计的总线，它可以连接如微处理器、芯片上或芯片外的内存模块和DMA等高效率模块。 APB主要用在低速且低功率的外围，可针对外围设备作功率消耗及复杂接口的最佳化。APB在AHB和低带宽的外围设备之间提供了通信的桥梁，所以APB是AHB...

2020-10-05 08:56:39 3271

转载自己打印csdn博客所使用的JS代码

谷歌浏览器F12，或者右键检查：function doPrint(){ var head_str = "<html><head><title></title></head><body>"; //先生成头部 var foot_str = "</body></html>"; //生成尾部 var older = document.body.innerHTML;

2020-10-05 08:16:07 354 1

转载 Mealy FSM and Moore FSM特点、转换以及verilog实现方式

有限状态机FSM 有限状态机-Finite State Machine，简写为FSM，是表示有限个状态及在这些状态之间的转移和动作等行为的数学模型状态机的两种形式 Moore状态机：时序逻辑输出只取决于当前状态的这一类状态机。此时，其输出表达式为输出信号=G（当前状态）；时钟同步的Moore状态机结构如下图所示，从图中可以看...

2020-10-05 08:03:50 4757

原创 SoC设计流程

SoC设计流程一、SoC设计的特点二、软硬件协同设计流程2.1 系统需求说明2.2 高级算法建模与仿真2.3 软硬件划分过程2.4 软硬件同步设计三、基于标准单元的SoC芯片设计流程一、SoC设计的特点一个完整的SoC设计包括系统结构设计（也称为架构设计），软件结构设计和ASIC设计（硬件设计）。SoC设计与传统的ASIC设计最大的不同在于以下两方面：SoC设计更需要了解整个系统的应用，定义出合理的芯片架构，使得软硬件配合达到系统最佳工作状态。因而，软硬件协同设计被越来越多地采用。SoC设计是以

2020-10-04 21:01:25 10982

转载跨时钟域处理

跨时钟域处理–最终详尽版文章目录跨时钟域处理--最终详尽版1. 异步时序定义2. 亚稳态3. 单比特同步策略方法一：双锁存器注意问题1注意问题2注意问题3 扩展* 4.多比特同步策略控制信号多比特同步同步变化的控制信号控制信号多比特之间有一定时钟相位差数据多比特同步方法一：脉冲同步法（开环的结绳法...

2020-10-04 10:23:39 1274

原创数字IC笔试题（芯启源）——Perl 脚本应用实例

#!usr/bin/perl -wuse strict;my $Error_cnt = 0;my $Info_cnt = 0;my $file = "./raw.txt";my @Error;my @Info;my $name;my $id ;my $date;my $data;my $error;my $info;open (TEST,"<",$file);while (my $line = <TEST>) {# chomp $line;# .

2020-09-25 22:54:24 1948 5

原创 eFlash控制器设计

eFlash控制器设计一、功能概述：1.1 功能框图1.2 顶层接口信号描述：1.3 顶层Veilog实现二、各模块详细描述2.1 Flash AHB 接口模块2.1.1 信号描述2.1.2 寄存器地址及功能描述2.1.3 Verilog 实现2.2 Flash 控制模块2.2.1 FLash操作时序a.读操作时序b.写操作时序：c.页擦操作时序：d.块擦除操作时序：2.2.2 状态转换图及状态描述2.2.3 信号描述2.2.4 Verilog实现一、功能概述：eFlash（embedded Flash

2020-09-16 22:05:36 18700 18

原创基于DE2平台的贪吃蛇游戏设计

一、设计内容及模块划分在DE2开发平台上用按键、LCD及VGA制作贪吃蛇小游戏。贪吃蛇游戏的设计可以分为两部分，第一部分是游戏的显示，另一部分是对游戏的控制。在显示部分使用VGA驱动在屏幕上显示游戏画面，用LCD显示实时分数分数。因此需要VGA的驱动模块、VGA显示模块、LCD驱动模块、LCD显示模块。在游戏控制部分，首先游戏是由按键控制，所以需要一个按键模块。控制又分为游戏状态的控制，蛇身行进的控制，以及食物生成的控制。所以这一部分又分为这几个模块。再按照每个模块所需要的功能进行硬件描述，最后在

2020-08-31 15:44:39 1542 3

原创形式验证——学习笔记

形式验证简介通过纯数学方法分析两个网表的逻辑是否完全等价一种静态比较，会遍历所有的组合保证逻辑等价性，不需要动态激励比仿真可靠性高！！！仿真覆盖率低，且后仿非常慢。常用工具：Synopsys: FormalityCandence: LEC形式验证在设计流程中的位置：1、在综合后：保证综合过程没有出错，逻辑正确2、后端布局布线后：使用综合网表和和布局布线后网表进行比较（上图位置不正确，不用再STA后）形式验证的应用1、综合的网表与RTL对比做形式验证。保证综合过程没有逻辑错误。

2020-08-30 21:08:21 18069 2

原创 STA静态时序分析——学习笔记

STA静态时序分析——学习笔记静态时序分析简介及基本知识PT流程以及分步骤讲解2.1 设计STA环境2.2 指定STA库文件2.3 读取Netlist文件2.4 读取SPEF文件2.5 设置约束文件2.6 输出报告并保存数据文件PT基础使用PT其他使用PT实操静态时序分析简介及基本知识静态时序分析（STA）是通过工具对同步电路中所有存在的时序路径进行分析，检查是否存在时序违例。是标准的timing sign-off（时序签字）的工具。静态时序分析具有以下功能STA可分析电路最高时钟频率；STA

2020-08-30 16:42:22 24771 6

原创 Perl学习笔记（4)——应用实例

Perl学习笔记（4）--应用实例例1--Perl顶部信息自动生成例2--分析仿真结果例3--例1–Perl顶部信息自动生成#!usr/bin/perl -wuse strict;use POSIX;my $cur_time = strftime ("%m/%d/%Y",localtime());my $file_name;my $tab = " "x4;if (@ARGV == 1) { $file_name = $ARGV[0];}else { &help_messag

2020-08-08 00:02:06 896

原创 Perl学习笔记（2）——模式匹配和正则表达式

模式匹配及正则表达式模式匹配模式匹配的特殊字符字符集模式匹配操作符锚位绑定操作符 =~模式串中的变量内插捕获变量用正则表达式进行文本处理文本替换split操作符join函数列表上下文中的m//在命令行执行Perl模式匹配和正则表达式的例子Perl模式匹配模式是指在字符串中寻找特定序列的字符或者说是一个匹配（或不匹配）某字符串的模板，模式由反斜线包含。而一个** 正则表达式**，就是用某种模式去匹配一类字符串的一个公式。要进行复杂的模式，就需要借助于元字符和量词。模式匹配的特殊字符字符

2020-08-07 17:06:09 2456

原创 DC综合——学习笔记

综合所需要的文件:RTL设计文件(DUT的内容);标准单元的库文件;其他库文件(如IO库，IP库等等);综合输出的文件:综合后的门级网表;带时序约束信息的sdc文件:其他一些后端需要用的特殊配置，如dont_touch设置等保留综合结果的ddc文件(之后可以直接load这个文件，查看综合结果);综合的基本流程:两种启动DC方式:dc_shelldesign_visiondc打开时会自动运行当前目录下的.synopsys_dc.setup文件。一些统一的参数配置等可以写在这个文件里。

2020-08-06 09:04:26 38537 26

原创 Perl学习笔记（3）——控制结构/文件/排序/进程管理

Perl学习笔记（3）一、控制结构1.1 unless结构1.2 until结构1.3 elsif1.4 ++/-\-1.5 循环控制1.6 " ？：" 操作符1.7 逻辑操作符：&& 、||二、文件测试及目标操作2.1 文件测试2.1.1 文件测试操作符2.1.2 stat和lstat函数2.2 目标操作2.2.1 在目录树中移动2.2.2 文件名通配2.2.3 目录句柄2.2.4 删除文件2.2.5 重命名文件2.2.6 建立及删除目录2.2.7 修改权限2.2.8 修改隶属关系

2020-08-02 20:30:35 501

原创 Perl学习笔记（1）——基础语法

OverviewPerl简介Perl(Practical Extraction and Report Language 实用摘录与报表语言)，具有高级语言强大的能力和灵活性，可以提供脚本语言（如sed和awk）的所有功能，擅长文本的处理。Perl的安装Linux系统：（一般默认已经安装了perl解析器，不需要再安装）tar zxvf perl-XX.tar.gz找到perl存放目录，删除原始配置信息：rm -f config.sh Policy.sh使用默认安装，sh Cogfigure -

2020-08-01 14:46:46 920

原创 SD-Host FIFO模块

SD-Host FIFO模块FIFO结构图：信号描述Verilog 实现fifo.vsync_two_stage》rd_empty.vwr_full.vfifo_mem.vFIFO模块作为整个系统中的数据缓存模块，其设计为异步FIFO连接AHB clock domain 和 SD clock domain。SD卡读出的数据写入FIFO，DMA通过AHB总线的命令从FIFO中搬移数据到目标地址；总线上需要写入SD card的数据通过DMA搬移到FIFO，再通过数据控制模块的控制将FIFO中的数据写入SD

2020-07-12 12:00:53 2074 2

原创 linux & Gvim 常用命令

linux & Gvim 常用命令Gvim常用命令linux常用命令Gvim常用命令# ------ open a file -----------vi file_name : open a file for editing on a terminalvim file_name :gvim file_name : gvim is a GUI of vi# when open a file , vi is in insert mode by defaulti : go

2020-07-12 10:50:40 2266

原创时钟分频与时钟切换

典型情况下SoC要对设计中各种组件提供许多与相位相关的时钟。将主时钟以2^n进行分割来产生同步偶数分频时钟。然而有时候也会需要要求按奇数甚至小数进行分频。在这些情况下，如果没有更高频的主时钟，则无法得到同步分频时钟。a.直接用触发器实现（N=2、N=4）常用双 D-FF 或双 JK-FF 器件来构成，下图的分频电路输出占空比均为 50%，可用 D-FF，也可用 JK-FF 来组成，用 JK-FF 构成分频电路容易实现并行式同步工作，因而适合于较高频的应用场合。而 FF 中的引脚 R、S( P )等引脚如果不

2020-07-05 21:11:34 6759 2

原创异步FIFO学习

这里写自定义目录标题简介简介异步FIFO是指一种FIFO设计，其中将数据从一个时钟域写入FIFO缓冲区，并从另一个时钟域的同一FIFO缓冲区中读取数据，这两个时钟域彼此异步。使用异步FIFO可以将数据安全地从一个时钟域传递到另一个时钟域。进行异步FIFO设计的方法有很多，其中可能包括许多错误的方法，其大部分时间能够正常运行，但其中存在缺陷，这些缺陷通常难以检测和调试。本文讨论了一种FIFO设计风格和进行异步FIFO设计时必须考虑的重要细节。进行FIFO设计时的困难与生成FIFO指针以及找到确定FIF

2020-07-01 14:16:11 2979

原创 SD-Host AHB slave 接口模块

sd_if 模块控制寄存器介绍信号描述verilog 实现AHB 总线接口功能模块，CPU通过驱动软件对SD HOST控制器进行访问。(内含控制寄存器，CPU通过配置寄存器，对控制器的各个模块进行控制)功能：1、AHB slave接口，允许CPU访问，控制sd_host的运行方式；2、同步逻辑，SD域产生的信号同步到AHB域供软件判断；控制寄存器介绍DMA_CTRL_ADDR寄存器：Size：32bisAddress Offset：0x44Read/write access：read/w

2020-06-29 17:28:39 5765 4

原创 SD-Host DMA模块

SD-Host DMA模块状态图：信号描述：Verilog 实现数据搬移模块:和AHB总线、FIFO连接。将总线数据搬移到FIFO再送入sd card，或者从FIFO中读出数据送到目标地址（这里DMA有做master），做slave时通过对DMA控制寄存器的配置，进行数据的操作。fifo读完一个bk 的sd card 数据就会让DMA来搬移，搬移到dma_address。状态图：信号描述：signalsI/OWidthformtoDeclarationhclkinp

2020-06-29 16:41:00 2784

原创 SD-Host 数据控制模块

SD-Host 数据控制模块SD_DATA_FSM状态转换图信号描述verilog实现sd_data_send_shift_register信号描述verilog 实现sd_data_receive_shift_register信号描述verilog实现SD_DATA_FSM数据发送/接收控制模块，根据输入的控制信号，进行状态机的跳转判定，以控制sd_data_send_shift_register和sd_data_receive_shift_register模块进行符合SD协议的数据处理过程。状态转

2020-06-29 12:33:07 3089 4

原创 SD-Host 命令控制模块

命令控制部分包括以下几个模块：sd_cmd_fsm模块:命令操作控制模块；sd_cmd_send_shift_register:根据cmd_state对命令发送进行控制；sd_cmd_receice_shift_register：根据cmd_state对命令相应的接收进行控制；sd_cmd_fsm命令发送及命令响应接收控制模块，根据输入的控制信号，进行状态机的跳转进行判定，以控制sd_cmd_send_shift_register和sd_cmd_receive_shift_register模块进行

2020-06-29 11:51:37 2670 2

原创 SD-Host SD_CLK模块

hclk的分频电路，作为HOST模块时钟输入。功能： 1、允许软件干预时钟分频（in_sd_clk_enable）：是否输出时钟、频率与参考时钟关系；2、允许硬件干预时钟处理（hw_stop_clk）：是否输出时钟、频率与参考时钟关系；信号描述：SignalsI/OWidthfromtoDeclarationhclkinput1AHB bus时钟信号hrst_ninput1AHB bus复位信号in_clk_dividerinp

2020-06-29 00:14:06 2734 2

原创基于AHB总线的sram控制器设计

目录AHB-SRAMC介绍具体模块设计ahb_slave_if信号描述Verilog实现sram_core信号描述verilog实现AHB-SRAMC介绍SRAM在整个系统中作为缓存，SRAM控制器实现SRAM存储器与AHB总线的数据信息交换，其一端连接AHB总线，另一端连接SRAM（8k*8两个bank），将AHB总线上的读写操作转换成标准的SRAM读写操作（将控制信号和地址信号及数据信号进行转化，并将其发送给相应的SRAM存储器，进行实际的数据存取）。AHB-SRAMC设计规格：支持8位、1

2020-06-25 21:57:06 20287 34

原创数字IC设计流程

这里写自定义目录标题欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入欢迎使用Markdown编辑器你好！这是你第一次使用 Markdown编辑器所展示的欢迎页。如果你想学习如何使用Mar

2020-06-25 13:53:36 8433

zgezi的博客