Coherence & Consistency的背景

背景

• 许多现代计算机系统，包括同构架构（homogeneous architecture）和异构架构（heterogeneous architecture），在硬件上都支持共享内存（shared memory）。
• 在共享内存系统中，每个处理器核心都能对一个共同的地址空间进行读写。
• 这些不同core的读写发生的时间和顺序，需要有一个规则来定义，才能够按照program code的意图来执行；

consistency model

• 内存连贯性模型，定义了共享内存机器中的，内存系统中可见的体系结构行为；
• 简单来说，他就是要解决，不同core之间的同地址读写操作，谁先谁后的问题；
• 定义了如下两种规则：

        ⭕加载（load）和存储（store）操作的规则；
        ⭕load/store是如何作用到内存中的；
                ● 在共享内存连贯性模型的情况下，我们会涉及到多个线程的加载（load）和存储（store）操作，这里ISA可以允许多个线程的同时执行；
                ● 因此可能会出现多种不同的正确执行（execution)，通常是来自不同线程的指令间的多种合法交错（interleaving）。

• 也就是说，consistency model就是关于share memory正确性的定义；
• 与单线程执行不同的是，多线程通常可以允许多种正确的行为，从而使得内存连贯性模型的解读和理解变得微妙。
• 举个例子：
  • 考虑一所大学在网上发布其课程时间表。假设计算机体系结构课程最初安排在152教室。上课前一天，大学登记员决定把这个班搬到252教室。
  • 注册员发送电子邮件，要求网站管理员更新在线时间表，几分钟后，注册员发送短信给所有注册的学生，检查最新更新的时间表。
  • 不难想象这样一个场景
    • 假设网站管理员太忙了，没有时间立即发布更新
    • 一个勤奋的学生收到短信，立即查看在线时间表，仍然观察(旧的)班级位置室152。
    • 尽管在线课表最终更新到了252号教室，注册员按照正确的顺序执行了“写”，但这位勤奋的学生观察到的顺序不同，因此走错了教室。
  • 一致性模型定义了这种行为是正确的(从而用户是否必须采取其他行动来实现期望的结果)还是不正确的(在这种情况下，系统必须排除这些重排序)。
• 实际计算机系统中，有哪些因素会导致如上的这种顺序问题？
  • out-of-orderprocessorcores
  • write buffers
  • prefetching
  • and mul tiple cache banks.

缓存一致性（cach coherence）

• 在带有缓存的共享内存系统中，只要其中一个处理器更新了它的缓存中的值，这个缓存值就可能变得过期（或不一致）
• 而一致性的目的就是去防止这个问题出现，即确保共享内存系统的缓存在功能上能与单核系统中的缓存一样：都是不可见的;
• 一致性，仅仅是作为支持consistency model的一种手段；
• 多个参与者(例如，多个core)可以访问数据的多个副本(例如，在多个缓存中)，并且至少有一次访问是写访问，就会出现一致性问题, 仍然举个例子：
  • 一个学生查看在线课程时间表，发现计算机体系结构课程在152教室(读取数据)，并将这些信息复制到她手机中的日历应用程序中(缓存数据)。
  • 随后，大学注册员决定将班级转移到252教室，更新在线课表(写入数据)，并通过短信通知学生。
  • 学生的资料副本现在已经过期了，如果她去152教室，她将找不到她的班级。