verilog
创客征途
这个作者很懒,什么都没留下…
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VCS 仿真时间优化 -simprofile
1最近项目仿真非常耗时,需要对仿真耗时进行监测然后优化对应的code 或者关掉不用的 UVC2Assertion 在仿真中非常费时,关闭后速度加快,local仿真可以关闭,但是在regression 时要打开;原创 2021-07-16 10:11:45 · 2827 阅读 · 0 评论 -
verilog 【控制器-数据通路】建模之Gap_finder
verilog 【控制器-数据通路】建模之Gap_finder在学习Verilog 的 控制器-数据通路建模,就是把寄存器操作和控制寄存器的信号进行分离,使之形成独立的模块:控制模块Control_Unit,数据通路Datapath_Unit,通过顶层模块进行整合。 这是对Gap_finder进行的设计,在给定的16bit二进制数据中找到两个1之间0的个数的最大值。即16’b0100_0011_1原创 2016-11-12 22:10:05 · 2652 阅读 · 0 评论