verilog 24分频代码

程序如下：

module div_24(clk,reset_n,dclk_h);
input clk,reset_n;
output dclk_h;

reg dclk_h=0;   注意：modelsim是一个很傻瓜式的软件，模块的输入输出变量一定要赋初值，否则就会出错。例如这里的输出一定要赋初值，否则输出为高阻态
reg [3:0] clk_cnt;

always @ (posedge clk or negedge reset_n)
begin
   if(!reset_n)begin
    clk_cnt<= 0;