打包一个自己的Vivado IP核 模块复用是逻辑设计人员必须掌握的一个基本功，通过将成熟模块打包成IP核，可实现重复利用，避免重复造轮子，大幅提高我们的开发效率。接下来将之前设计的串口接收模块和串口发送模块打包成IP核，再分别调用这两个IP核，构成串口接收--发送循回，依次验证IP核打包及调用是否成功。串口（UART）的FPGA实现Vivado版本：Vivado 2019.2开发板：xc7a35tfgg484-2。
字符设备驱动开发模版 @param - filp : 设备文件，file结构体有个叫做private_data的成员变量。/* 设置私有数据 */#define DTSGPIO_CNT 1 /* 设备号个数 */#define DTSGPIO_NAME "dtsgpio" /* 名字 */* @param - filp : 要打开的设备文件(文件描述符)/* 主设备号 */int minor;/* 次设备号 *//* 设备节点 */
zynqmp Linux + 裸机 （A53-0 Linux，A53-1 2 3 裸机大数据量实时处理，R5-0 协议处理，R5-1 屏幕显示逻辑等）填坑笔记 fpga 和arm 采用预留内存的方式，采用neon 协处理器只能做到 250M/S 的速度，预留内存采用mmap的方式，当读取内存页的时候采用缺页中断的方式，导致速度拖沓而且预留内存没有进行Linux系统的内存管理（在系统内 memcpy的速度 可以到 5G/S），自己写DMA驱动，虽然可以用Linux 本身的框架，但是结果不确定，2）Memory Setting，配置ddr 参数 ，这里很关键，需要和 裸机那边的配置区别开，冲突了可能启动有问题，我配置到了低2G的空间，高2G 可能存在问题，还没试。
petalinux2021.1 手动打包BOOT.BIN 在我们单独调试u-boot或者fsbl或者R5程序时只需要编译生成elf后打包生成BOOT.bin，那么打包生成BOOT.bin的方式除了petalinux-package还可以参照Vitis流程使用bootgen工具，该工具在source了Vitis环境变量后就可以使用了。如果需要调试u-boot我们只需要编译生成我们的u-boot.elf然后修改对应的路径使用bootgen就可以生成BOOT.BIN。使用bootgen主要就是要bif格式的配置文件。使用命令打包BOOT.BIN。
source insight如何设置编码格式总是乱码 经过尝试，在Options->Preferences->Files最下面选择默认编码方式Default Encoding即可，但是需要重建一下你的项目。2、在4.0界面File->Reload as Encoding…->选择gb2312；但是这种只能对当前文件有效，如何一劳永逸呢？还需要 执行一次 porject -> rebuild project 才能更新所有文件编码格式。如果还不行，就将新建的source工程删除，重新建一个即可。
AD936x 配置软件介绍 中(AD936x Evaluation Software) 如下表所示，通过对0x03D和0x03E这两个寄存器中的位置1，可以将任何LVDS差分对的相位从默认配置反转。默认配置下数据位是反转的，时钟和帧信号不反转。设置0x03D = 0xFF和0x03E = 0x0F以防止数据反转。需要在软件中将端口数据勾选。：使能LVDS模式，勾选： 后续使用zc706,选取150mv。
在U盘上运行的 Windows Windows To Go”，它可以让你将 Windows 完整安装到U盘、移动硬盘等便携设备上，并且能随处在不同的电脑硬件上直接运行，让系统可以随身携带！”，让你的Windows带着走！它不是神马精简版，也不是 WinPE，而是货真价实完完整整的 Windows 操作系统，和正常安装的几乎没有区别。从5.5版本开始不再支持32位系统、Win7系统，32位系统、Win7系统最后可用版本是5.4.3。语言：简体中文,繁体中文,英文。更新时间：2023-03-04。平台：Win x64。
XILINX AXI总线学习 AXI介绍什么是AXI？AXI（高级可扩展接口），是ARM AMBA的一部分；AMBA:高级微控制器总线架构；是1996年首次引入的一组微控制器总线；开放的片内互联的总线标准，能在多主机设计中实现多个控制器和外围设备之间的连接和管理。AXI三种类型AXI4(AXI4-Full)：用于高性能的存储器映射需求；（存储器映射：主机在对从机进行读写操作时，指定一个目标地址，这个地址对应系统存储空间的地址，表示对该空间进行读写操作）；AXI4-Lite：简化版的AXI4接口。
基于FPGA的PCIE设计 是PCIe链路训练的开端。：PCIe总线层次结构的最高层,该层次将接收PCIe设备核心层的数据请求，并将其转换为PCIe总线事务， PCIe总线使用的这些总线事务在TLP头中定义。例如X86的架构中包含DDR控制器和FSB to PCIe的桥， 而ZynqSoc芯片架构中包含AXI to PCIe的桥和DDR控制器，PowerPc只包含一个PCIe总线控制器。这里需要注意的是，root port对于endpoint的访问只能访问bar空间，而endpoint对root port的读写操作可以访问整个内存。
vivado更换版本导致的IP更新解决办法 二、下面介绍另一种方法，对应上述方法不能使用的情况（Upgrade Selected 按钮是灰色的 情况）1.生成IP核的状态报告 Tools -> Report -> Report IP Status。2.点击Upgrade SelectedUpgrade。从此，被锁住的IP就可以正常配置了。3.更新完成后IP Status。
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