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FPGA
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小坏坏_
本人是个电子设计者只为了和大家共享我的经验希望多多交流
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XILINX AXI总线学习
AXI介绍什么是AXI?AXI(高级可扩展接口),是ARM AMBA的一部分;AMBA:高级微控制器总线架构;是1996年首次引入的一组微控制器总线;开放的片内互联的总线标准,能在多主机设计中实现多个控制器和外围设备之间的连接和管理。AXI三种类型AXI4(AXI4-Full):用于高性能的存储器映射需求;(存储器映射:主机在对从机进行读写操作时,指定一个目标地址,这个地址对应系统存储空间的地址,表示对该空间进行读写操作);AXI4-Lite:简化版的AXI4接口。原创 2023-03-08 19:39:52 · 797 阅读 · 0 评论 -
如何计算AD采样最大功率值;如何计算接收机链路的增益
如何计算AD采样最大功率值;如何计算接收机链路的增益转载 2023-01-05 10:24:21 · 1577 阅读 · 0 评论 -
奈奎斯特采样定理(Nyquist)
奈奎斯特采样定理(Nyquist)原创 2023-01-04 17:55:48 · 3107 阅读 · 0 评论 -
Xilinx IDDR与ODDR原语的使用
Xilinx IDDR与ODDR原语的使用转载 2023-01-04 17:24:08 · 599 阅读 · 0 评论 -
Xilinx IDELAYE2应用笔记及仿真实操
Xilinx IDELAYE2应用笔记及仿真实操转载 2023-01-03 19:27:10 · 2715 阅读 · 3 评论 -
【无标题】ZYNQ使用SDK生成Linux设备树
编译设备树转载 2022-08-09 16:50:20 · 885 阅读 · 1 评论 -
ZYNQ空间地址详细配置
一,总的地址空间为4G(32bits地址总线)参考UG5851、从0地址开始的1G为DDR与256KB的OCM空间,注意OCM的分配较为复杂2、从0x4000_0000开始的1G为M_GP0的空间3、从0x8000_0000开始的1G为M_GP1的空间4、从E000_0000开始的为USB、SPI、IIC、ETH这些外设的空间5、然后从FFFC_0000开始的256KB中分配给OCM(OCM分配方式有两种,后面会说到)。6、PS_RAM0 0x0-0x30000 PS_RAM1 0x原创 2022-05-19 16:34:41 · 2452 阅读 · 0 评论 -
AXI4 读写时序
原创 2022-05-19 15:41:54 · 445 阅读 · 0 评论 -
【无标题】Vivado添加sublime text编辑器
我们当用vivado会发现文本编辑器有点鸡肋,没有自动的缩进的功能,所以我想用sublime来进行文本的编辑,下面就是绑定的一些方法(但是呢其实吧,虽然可以绑定却不能实时的报错,,,我感觉我还是老老实实的用默认的编辑器吧,唉,如果有和我一样介意这一点的就不必看下文了,节省点时间,当然如果那个小伙伴会可以告诉,网上这方面的资料是在有点少) 设置好就是sublime的配置了:...转载 2022-04-01 16:45:51 · 578 阅读 · 1 评论 -
【无标题】vivado和modelsim自动仿真
1)vivado自动在工程目录下生成下面的目录和文件,红框中就是我们需要改的。2)修改tb_sim_wave.do文件,把模块信号添加到波形显示。3)修改tb_sim_simulate.do文件,这个文件我只修改了仿真时间。可以看出这个do文件调用了tb_sim.udo,这个文件应该可以用户自己添加,具体我现在也不知道,明白了以后再来分享。4)修改修改tb_sim_compile.do文件,这个文件最后一行是quit ,把这行注释掉或者删除,添加 do tb_sim_simula..转载 2022-04-01 16:15:36 · 428 阅读 · 0 评论 -
Xilinx ISE Map过程时间过长的解决
最近在Kintex 7上开发新的项目,骤然发现曾经在Virtex 5和Spartan 6上移植过来的成熟算法,综合布线时出现Map时间非常漫长的现象。这个漫长不是一般的长,打个比方,以前在Virtex 5下同一个算法完成全部综合布线仅用10分钟,在Kintex 7下却耗时长达7~8个小时。从console窗看,常常卡在7.8 或8.8 global placement这一步,后面有很多.......转载 2018-07-11 16:26:09 · 5060 阅读 · 0 评论