上下拉电阻的设计

    我们在设计数字电路时，不可避免的会使用逻辑器件，这样也就不可避免的使用上拉电阻和下拉电阻。原因是当TTL器件或者CMOS器件引脚悬空时，非常容易接受外界的电磁干扰。所以它的输入状态是不确定的，或者称为电压漂移，而这种不确定的状态信号达到一定的强度就会加入后级的运算，影响运算结果，从而导致整体运算错误。在我们平常设计中常用到的是上拉电阻。而上拉电阻，顾名思义就是将不确定的信号通过一个电阻钳位在高电平，电阻同时起限流作用，并且提高抗电磁干扰能力，对于CMOS器件容易受静电损坏，此时对悬空的引脚进行上拉处理，提供泄荷通路。下拉也是同样的道理。将不确定的信号通过一个电阻钳位在低电平。上拉是对器件输入电流，下拉是输出电流；电阻的阻值大小与上拉能力成反比；对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。我们大家都熟知51单片机的P0口在使用时需要加上拉，这就是因为P0口是开漏输出，驱动能力不够，同时电平上升时间的降低的问题都可以靠上拉电阻解决，而这种电路的管脚输出频率较低，因此在这种电路中的上拉电阻设计一般选10K即可。同时上拉电阻也应用在远程传输线路中，例如RS485线路中使用上下拉电阻的做用就是远程传输中的电阻不匹配容易引起反射波干扰，加上、下拉电阻是电阻匹配，有效的抑制反射波干扰。在一个PCB中，如果两颗使用总线传输的芯片距离较远，虽然总线两端都没有悬空，但是线路较长，更容易接受噪声干扰，降低性噪比，因此在总线上架上上拉电阻可提高芯片输入信号的噪声容限，增强抗干扰能力。
     而对于速度较快的FLASH存储芯片/EEPROM芯片/SD卡存储电路的上拉电阻选择，就对于数据传输与时钟信号的输出都有非常大的影响。 EEPROM一般采用IIC协议传输，这种电路中，空闲时的状态确定并不能完全依靠芯片内部上拉。通常芯片会要求外部加4.7k左右的上拉，而芯片的内部上拉通常都很大，例如Broadcom的芯片经常会如此要求。同时，上拉电阻的阻值与负载电容同时约束了信号的边沿速率，因此会对信号速率也有影响。另一方面IIC器件本身对边沿速率也是有要求的，过大的上拉电阻有可能会满足不了边沿速率的要求。当然，还应当考虑到整个总线上的负载电容影响。
      在SD卡电路中上拉电阻是为了没有卡的时候防止总线浮动。在此时如果MCU设置为推挽输出的时候，就不会有这个问题的出现，可以通过软件判断是否有卡后在进行读写操作，就不存在总线浮动的问题。而加上拉电阻也是有好处的，那就是可靠性看起来有保障，但是随之而来的是速度大幅度降低。同理，不加上拉电阻，速度可以达到标准的高速度，而可靠性完全可适应一般场合。

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