1-3、秋招年3-5月准备期——《Verilog HDL高级数字设计》（第二版）

二、各章节学习过程（计划）

第6章 组合逻辑与时序逻辑的综合

 

如上图所示，典型的数字IC设计分为前端和后端，其中前端包括设计、验证、逻辑综合......直至生成网表（netlist）；后端包括DFT、布局布线......直至生成GDSII。下图是本人秋招时整理的一个简化流程，这个流程一般笔试/面试时都会考到，一般能说出来个大概就行，每个步骤对应使用到的软件也要记住。对于在实验室没有接触过整个流程的同学来说，最好能理解每个步骤的作用。记得当时有个公司的面试官问我知不知道IC设计的流程，我就把这张图背了一下，他又问我是不是有相关的设计经历，我说没有啊。他说那你咋知道，背的嘛。。。。。我心里想，不然呢？（看他一脸鄙夷的样儿，我就不爽了。hhh）。不过一般的公司看你大概了解就ok了，变态的公司并不是总能被你遇到。