二、各章节学习过程(计划)
第4章 Verilog逻辑设计介绍
本章分为设计(4.1)和验证(4.2)两个部分,对于其他专业转过来的同学、想巩固一下基础知识的专业同学、时间比较充裕的同学,建议把4.1看下,因为P69页的半加器&全加器在后面的笔试题中会经常遇到。其逻辑也非常简单,如下图所示(为了节省时间,就不在Visio上画了啊,哈哈哈哈):其中Add_half上面是异或门,下面是与门;Add_full下面是或门,大家看真值表就明白了。
另外,由于我当时时间比较充裕,加之IC设计类岗位的笔试题也经常会考验证相关的知识,所以我也把4.2逻辑系统设计及验证方法也看了一下