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原创 日常工作实用同步FIFO（已Compile）
日常工作实用同步FIFO/*A synchronous fifo used in daily work, which is different from what we learned in the school.The idea of this classification is very important, that is, separate coding of different modules.What’s more, please note that if-else in the seq
2020-08-30 16:43:05
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原创 2-11、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》
2-11、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》
2022-05-14 22:56:28
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原创 2-10、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》
2-10、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》
2022-03-20 16:15:40
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原创 2-9、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》（跨时钟域：异步FIFO--rtl code）
第3章 处理多个时钟3.8.4 异步FIFO Full & Empty 的产生 —— Binary这一小节需要注意这里的full & empty的产生是基于二进制的，我的async_fifo rtl里的是基于Gray的，也就是下一小节3.8.5的内容。3.8.5异步FIFO Full & Empty 的产生 —— Gray这一小节的full & empty的产生是基于格雷码的，即我的async_fifo rtl里的写法。...
2021-07-13 21:09:28
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原创 2-8、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》（跨时钟域：异步FIFO--gary ptr）
《硬件架构的艺术-数字电路的设计方法与技术》（精华！）第3章 处理多个时钟3.8异步FIFO如图所示，异步FIFO处于两个不同时钟域之间，用来传输数据。由于两边时钟不同，所以有以下两种情况：1. data从快时钟域 到 慢时钟域，async_fifo (异步fifo)的深度需要计算好（后面会在《秋招年7-9月笔试&面试题实战期》进行讲解），不然容易溢出，即fifo_full；2. data从慢时钟域 到 快时钟域，要控制好rd的速率，不然容易fifo_empt..
2021-07-11 21:07:31
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原创 2-7、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》（跨时钟域：握手信号&同步FIFO）
《硬件架构的艺术-数字电路的设计方法与技术》（精华！）第3章 处理多个时钟3.5 跨时钟域上一节讲了这么多，那么如果面试官问你，什么样才算是跨时钟域呢（记得我好像被问过，当时的回答记不清了，上一节有我添加的几个链接，可以看一看）？对于此问题，书中给出来了答案：1. 同频零相位差时钟 可当成同步时钟域进行处理；2.同频恒定相位差时钟、非同频可变相位差时钟 均为跨时钟域设计。书中有几个例子（跨时钟域时数据传输的亚稳态问题），大家可以自己看看，此处不在赘述。对于数据的跨时钟域处
2021-07-03 16:15:20
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原创 2-6、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》
《硬件架构的艺术-数字电路的设计方法与技术》（精华！）第3章 处理多个时钟3.1介绍多时钟域处理是笔试、面试的重点，几乎是必问（但是在我的实际工作中很少接触到跨时钟域的处理，而且技术大佬们也建议我们尽量不要用跨时钟域处理，但一个完整的项目肯定+99.999999%会涉及到跨时钟域处理的）。...
2021-06-27 14:11:55
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原创 2-5、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》
《硬件架构的艺术-数字电路的设计方法与技术》（精华！）第2章 时钟和复位2.7控制时钟偏移这里的时钟偏移概念大家需要了解，面试的时候可能会问道（这是个难度比较大的问题）。更深层次的问题如下（问到的概率很小，如果问道了且你回答出来了，那么你懂的~ 提前恭喜！）：2.7.1 短路径问题 此处大家看的可能有点晕，大家可以先跳过，看完下面的分析再回头来看，文中画横（红）线的即可理解（图片画的有点问题··············）。上述问题分析如下(2.7.2时...
2021-04-11 15:16:20
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原创 2-4、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》
《硬件架构的艺术-数字电路的设计方法与技术》（精华！）第2章 时钟和复位2.6 复位信号的设计策略（划重点！笔试面试被问到的概率极大！！工作中也会用到！！！）2.6.1 同步复位同步复位的优缺点要记住（至少记住2, 3点，这样被问到或者笔试时不至于尴尬）~优点我就不说了，下面主要说一下缺点吧：异步复位（下面马上介绍到）的意思是整个电路的复位动作与时钟无关，这是其与同步复位的本质区别。故而大家对于缺点1）便可以理解了，通俗的讲异步复位随时可以进行，而同步复位还需要...
2021-04-03 11:45:59
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原创 2-3、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》
《硬件架构的艺术-数字电路的设计方法与技术》（精华！）第2章 时钟和复位图中我用红色圆圈标出来的是原本的时钟，但实际的CLK由于是内部产生的，已经产生了偏移，导致原本满足setup time 的IN 现在不满足了，，，系统就会出现错误了。俺还没用过这么高端的手法hhh，mybe比较cai吧。其中实际项目中，一般一般一般是不允许不允许不允许你自己产生一个时钟的，因为你出错的概率是99.99999...%（hhh）。正解来了（直接将来自PLL的分频时钟用作你的cl...
2021-03-09 21:59:59
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原创 2-2、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》
《硬件架构的艺术-数字电路的设计方法与技术》（精华！）第2章 时钟和复位工作中接触到的一般都是同步设计。这里的后面几小节暂时用不到，大家可以快速浏览一下，我这里就先略过。这里说的虽然有点抽象，但还是比较简单的。比如如下代码就会报错：wire a,b;wire a_tmp;assign a_tmp = a & b;assign a = a_tmp;正确的写法应该是：// clk is the clock of the system//
2021-02-28 18:29:03
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原创 2-1、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》
《硬件架构的艺术-数字电路的设计方法与技术》（精华！）在展示目录之前先膜拜一下吧：一、目录如下：本想给大家画一下重点的，一看，啊，基本上全是精华！所以对于《硬件架构的艺术-数字电路的设计方法与技术》这本书，我也会再看一遍。即使已经工作了，我也觉得有必要再复习一遍。话不多说，开始吧！（我当年秋招看的是电子版，大家可以去买一下纸质版的）第1章 亚稳态的世界！亚稳态的知识点，简单（但能深入了解的，懂的童鞋估计并不多）且必问！这个比喻蛮形象的，小球最终会落在左边还是右边谁也不知道
2021-02-05 22:40:05
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原创 1-5、秋招年3-5月准备期——《Verilog HDL高级数字设计》（第二版）
第10章 算数处理器架构记得当时复习秋招时，一个师兄说这一章的加减乘除法最好看一下，所以： 是的，吭哧吭哧的都看了。。。。。你要问现在还记不记得，那肯定是不记得了，毕竟不常用的话，慢慢都会忘记的。不过，有一次去shanghai的一家公司面试，还确实问到了14.4小节的二进制除法，我就按书上讲的说了一边，然后他又问我为什么这样？？what??? 我说自己复习学的（mmp）。。。然后他居然说那不就是背的么，wowowo，，，，后来想想，人家说的也是，所以建议大家在看的时候也多问自己几个...
2020-11-28 12:52:15
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原创 1-4、秋招年3-5月准备期——《Verilog HDL高级数字设计》（第二版）
二、各章节学习过程（计划）第7章 数据通路控制器的设计与综合7.1时序状态机的划分&7.2设计实例：二进制计数器其实都非常重要，不仅是因为秋招会考，而且在实际工作中也会经常用到！但是此处两小节的介绍比较简略，但是无需担心，我会在《秋招年7-9月笔试&面试题实战期》进行讲解（状态机的资料可以下载我在CSDN上传过的资料）。7.3小节可忽略。7.4设计实例：UART可不看，但是！但是！但是！一般刚进公司的童鞋，尤其是做IC设计的童鞋，公司都会培训，让你写一个uart收发器。对此我也会
2020-11-09 20:56:58
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原创 1-3、秋招年3-5月准备期——《Verilog HDL高级数字设计》（第二版）
二、各章节学习过程（计划）第6章 组合逻辑与时序逻辑的综合如图所示，典型的数字IC设计分为前端和后端，其中前端包括设计、验证、逻辑综合......直至生成网表（netlist）；后端包括DFT、布局布线......直至生成GDSII...
2020-10-31 14:43:00
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原创 1-2、秋招年3-5月准备期——《Verilog HDL高级数字设计》（第二版）
二、各章节学习过程（计划）第4章 Verilog逻辑设计介绍本章分为设计（4.1）和验证（4.2）两个部分，对于其他专业转过来的同学、想巩固一下基础知识的专业同学、时间比较充裕的同学，建议把4.1看下，因为P69页的半加器&全加器在后面的笔试题中会经常遇到。其逻辑也非常简单，如下图所示（为了节省时间，就不在Visio上画了啊，哈哈哈哈）：其中Add_half上面是异或门，下面是与门；Add_full下面是或门，大家看真值表就明白了。另外，由于我当时时间比较充裕，加之IC设计类岗位的.
2020-10-17 12:59:12
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原创 1-1、秋招年3-5月准备期——《Verilog HDL高级数字设计》（第二版）
《Verilog HDL高级数字设计》（第二版）一、目录如下：虽然有些粗糙，但为显真实，此处就贴带笔记的照片了，后面设计到具体内容，我也尽量把带笔记的照片贴上。课后习题的答案可以网上搜一搜，我当时保存的链接失效了。二、各章节学习过程（计划）第1章 数字设计方法概述由于我研二上学期开题之后至春节之前已经把毕设做的差不多了（对毕设难度、能够完成的时间已经心里有数，且已经完成了一部分），所以春节过后（即3月份开始准备秋招）的时间比较充裕，白...
2020-10-11 12:46:48
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原创 数字IC设计Tips（国庆手机版）
1，最近国内出现一个名叫EDAGit的开源社区，主要专注于IC验证。由于本人申请负责的板块是低功耗，所以后面准备开始一些关于低功耗设计的内容。2，包括到不限于：无毛刺（pluse）门控时钟（因为整个系统的正常工作是基于周期性时钟的，所以时钟绝不能出现毛刺，不然会导致系统紊乱）；if-else, case等编写注意事项；……3，CDC（Clock Domain Crossing）跨时钟域设计包括同步器设计：single pulse synchronization （单脉冲同步）level sync（电平同步
2020-10-06 21:09:50
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原创 数字IC设计——思想&注意细节
1、重要思想——数字IC设计中的重要指标：PPAF（performance, power, area, functions）学生时代的我们或者刚踏入职场的我们，平时coding的时候可能最注重的是functions，所以接到一个任务时，系统层面的思考并不多，总想着赶紧coding，赶紧实现功能。然而，正如有经验的前辈所说，这样的工作方式效率并不高。所以事不过三，下次一定要静下心来统筹设计。2、注意细节2-1. always, if-else块里如果只有一行code，最好不要再加 begin-en
2020-09-01 08:49:23
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芯片设计技术（全流程介绍）.pdf
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xilinx ise13_2的使用以及modelsim Debussy的联合使用.pptx
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数字集成电路设计基础（VLSI设计基础）——东南大学.rar
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pyqt开发环境
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