1-5、秋招年3-5月准备期——《Verilog HDL高级数字设计》(第二版)

博主分享了在秋招准备期间阅读《Verilog HDL高级数字设计》第二版的心得,重点介绍了第10章算术处理器架构中的加减乘除法,以及在面试中遇到的实际应用。同时强调了11章后综合设计任务中的验证知识,如建立时间、保持时间和代码覆盖率等,并提醒寻找数字IC设计岗位的求职者要注意这些概念。
摘要由CSDN通过智能技术生成

二、各章节学习过程(计划)

第10章 算术处理器架构

记得当时复习秋招时,一个师兄说这一章的加减乘除法最好看一下,所以:

     

是的,吭哧吭哧的都看了。。。。。你要问现在还记不记得,那肯定是不记得了,毕竟不常用的话,慢慢都会忘记的。不过,有一次去shanghai的一家公司面试,还确实问到了14.4小节的二进制除法,我就按书上讲的说了一遍,然后他又问我为什么这样??what???  我说自己复习学的(mmp)

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