zilan23的博客

SystemVerilog UVM create_object_by_name 详解

UVM中uvm_do、uvm_create和uvm_send详细区别和代码举例（涵盖start_item和finish_item关系）

UVM中特殊uvm_blocking_peek_port详细讲解（涵盖对比其它TLM方式以及举例）

UVM use_response_handler和response_handler讲解（含代码示例与对比get_response）

UVM get_objection和get_objection_count含义与举例（含代码示例）

Cadence验证套件针对Arm 设计进行了优化：JasperGold®形式验证平台：实现IP和子系统验证，包括Arm AMBA®协议的形式化验证 Xcelium®并行逻辑仿真器：提供经过产品验证的多核仿真器，加速SoC研发和其余Arm的设计验证 Palladium®Z1企业级仿真平台：包括基于Arm 快速模型（Fast Model）集成的Hybrid技术，操作系统启动最快提升50倍，基于应用软件的软件运行速度最快提升10倍，并利用动态功耗分析技术实现功耗快速预估 Protium™S1...

问题：p_sequencer的理解张强UVM白皮书中对p_sequencer的使用做了详尽的说明，但是一直没有理解p_sequencer的本质，现在似乎有点理解了。1.考虑如下情况，sequencer 有如下变量：2.在sequence 发送transaction 时，必须设置此dmac 和smac，sequence 的body如何得到这两个值呢？1）在介绍sequence 时，内部有m_sequencer， 直接使用m_sequencer 得到这两个变量：编译错误：...

Useful SystemVerilog System TasksUseful SystemVerilog System Tasks Task Name Description $sscanf(str,format,args); $sscanf 将字符串按照某个模板格式进行扫描，其字符串格式和C语言中的printf()函数类似 $sformat(str,format,args); $sformat是$sscanf的反函数。将字符串按照给定的格式填入相

UVM中，component的task phase是消耗仿真时间的，各个components需要在不同层次的task phase中同步信息。UVM中通过objection mechanism来控制phase的执行，通过raise or drop objection来决定phase中事件的开始和停止。当程序根据phase执行顺序，进入到某一个phase中时，它会收集此phase提...

`uvm_info("TRACE",$sformatf("%m"),UVM_HIGH)`uvm_info("TRACE",$sformatf("port_id value of %0d",port_id),UVM_HIGH)`uvm_info("TRACE",{"\n",req.sprint()},UVM_HIGH)