Verilog HDL之路
小小魔王可爱可爱
信心最重要。
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练习一 数据比较器
ISE14.7,联合Modelsim SE仿真模块源代码`timescale 1ns / 1psmodule compare_test( equal, a, b ); input a,b; output equal; assign equal = (a==b)? 1:0; //当a等于b时equal输出为1,不等输出0en...原创 2019-07-24 15:32:28 · 754 阅读 · 0 评论 -
练习十 通过模块实例调用实现大型系统设计
并行数据转为串行位流,再将串行位流转为并行数据原创 2019-07-31 20:07:18 · 660 阅读 · 0 评论 -
练习六 函数
源代码`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 16:17:53 07/26/2019 // Design Name: // M...原创 2019-07-26 17:20:17 · 182 阅读 · 0 评论 -
练习五 always块实现较复杂的组合逻辑电路
模块源代码`timescale 1ns / 1ps`define plus 3'd0`define minus 3'd1`define band 3'd2`define bor 3'd3`define unegate 3'd4///////////////////////////////////////////////////////////////////////////////...原创 2019-07-26 17:16:58 · 1558 阅读 · 0 评论 -
练习九 利用状态机实现比较复杂的接口设计
设计一个并行数据转换为串行位流的变换器,利用双向输出。原创 2019-07-30 19:30:19 · 3213 阅读 · 1 评论 -
练习四 阻塞语句和非阻塞语句
blocking模块代码`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 15:28:29 07/25/2019 // Design Na...原创 2019-07-25 17:06:01 · 363 阅读 · 0 评论 -
练习三 条件语句实现计数分频
利用if-else语句,实现10Mhz分频到500k原创 2019-07-25 17:00:08 · 403 阅读 · 0 评论 -
练习8 利用有限状态机进行时序逻辑设计
检测一个5位的二进制10010序列原创 2019-07-29 20:12:14 · 998 阅读 · 0 评论 -
练习二 二分频
ISE14.7,联合Modelsim SE仿真模块源代码`timescale 1ns / 1psmodule half_clk_test( reset, clk_in, clk_out ); input clk_in,reset; output clk_out; reg clk_out; always @(posedge clk_i...原创 2019-07-24 15:57:04 · 501 阅读 · 0 评论 -
练习七 在Verilog HDL中使用task任务
源代码`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 11:17:58 07/27/2019 // Design Name: // M...原创 2019-07-27 20:57:41 · 1405 阅读 · 0 评论