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FPGA笔记
zl01121100
这个作者很懒,什么都没留下…
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Vivado,Matlab,C读写文件语法汇总
1、vivado中读写文件语法:integer fp; //写文件语法;initial begin fp = $fopen("E:/Users/project802.11a/project802.11a/project802.11a.srcs/sources_1/doc/Tsgen.dat","w"); if(fp == 0)begin $display("err...原创 2018-07-13 15:31:56 · 1902 阅读 · 0 评论 -
Verilog语法之function函数
function [1:0] dataout;input a;input[1:0] b;integer k; if(a) for(k=0;k<1;k=k+1)begin dataout = b[k]^b[k+1]; end else dataout = 2'd0; endfunctiona...原创 2018-07-20 18:34:51 · 13379 阅读 · 1 评论 -
FPGA资源利用
1.代码如下`timescale 1ns/1nsmodule state(clk,en,rst_n,cnt);input clk;input rst_n;input en;output cnt;reg cnt;always@(posedge clk or negedge rst_n)if(!rst_n) cnt <= 1'd0;else if(en) ...原创 2018-07-27 18:06:35 · 264 阅读 · 0 评论 -
转载一位资深工程师FPGA设计经验精华!
从大学时代第一次接触FPGA至今已有10多年的时间。至今依然记得当初第一次在EDA实验平台上完成数字秒表,抢答器,密码锁等实验时,那个兴奋劲。当时由于没有接触到HDL硬件描述语言,设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的。后来读研究生,工作陆陆续续也用过Quartus II,Foundation,ISE,Libero,并且学习了verilogHDL语言,学习的过程中...转载 2018-08-06 16:54:33 · 343 阅读 · 0 评论 -
input_delay和output_delay时序约束
转载:https://www.cnblogs.com/linjie-swust/archive/2012/03/01/FPGA.html1.1 概述 在高速系统中FPGA时序约束不止包括内部时钟约束,还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此,FPGA时序约束中IO口时序约束也是一个重点。只有约束正确才能在高速情况下保证FPGA和外部器件通信正确。1...转载 2018-09-20 11:04:47 · 16960 阅读 · 0 评论 -
异步FIFO中格雷码和二进制数据的转换
1、二进制数据转换为格雷码parameter ADDRSIZE = 4;wire [ADDRSIZE:0] wbnext,wgnext; //wbnext is binary code,wgnext is gray code;assign wgnext = (wbnext >> 1) ^ wbnext; //binary code ...原创 2019-05-05 16:21:34 · 580 阅读 · 0 评论