【14】组合逻辑 - VL14 用优先编码器①实现键盘编码电路

于 2023-03-10 14:55:33 发布
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分类专栏： 牛客刷Verilog 文章标签： Verilog
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本文介绍了使用优先编码器来实现键盘编码电路的过程。重点在于理解优先级逻辑，并在不能改变编码器原有结构的条件下，解决输入位数不匹配的问题。内容包括题目解析、代码逻辑的尝试与思考，以及TestBench的编写。
摘要由CSDN通过智能技术生成

VL14 用优先编码器①实现键盘编码电路

1、题目要求是比较不明确啦
2、代码逻辑全靠猜，这个逻辑都是一次一次尝试出来的
当然通过排列组合的方式去尝试各种可能逻辑也不会很复杂，但需要比较直观清晰的写出来才行，总是在大脑中构思，很容易混淆烦躁的！！！
3、注意：条件的优先级/重要性需要仔细考量！！

思路

这道题，我默认【不能改变优先编码器①的逻辑结构】
故该题难点在于 优先编码器①的输入为9位 而此模块输入为10位
而且并不知道 输入的10位数各位与具体按键值的对应关系

1 题目 + 代码 + TestBench

在这里插入图片描述

代码

`timescale 1ns/1ns
module encoder_0(
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