曼彻斯特编码器的vhdl实现代码

[plain]  view plain copy print ?

1. library IEEE;  
2. use IEEE.STD_LOGIC_1164.ALL;  
3.    
4. entity manchester_encode is  
5.     Port ( clk : in  STD_LOGIC;  
6.            data_in : in  STD_LOGIC;  
7.            data_out : out  STD_LOGIC);  
8. end manchester_encode;  
9. architecture Behavioral of manchester_encode is  
10. signal count:std_logic_vector(1 downto 0);  
11. type work_type is (init,working);  
12. signal work_st : work_type:=init;  
13. begin  
14. process (clk)  
15. begin  
16.  if clk'event and clk='1' then  
17.   if data_in='1' then  
18.    count<="01";  
19.   else  
20.    count<="10";  
21.   end if;  
22.  end if;  
23. end process;  
24. process(clk)  
25. begin   
26.    if clk'event and clk='1' then  
27.       if work_st=working then  
28.          data_out<=count(1);  
29.          work_st<=init;  
30.       else  
31.          data_out<=count(0);  
32.          work_st<=working;  
33.       end if;  
34.    end if;  
35.  end process;  
36.   
37. end Behavioral;