FPGA
文章平均质量分 85
alalei_ice
每个明天都有今天的影子
展开
-
一个比较简单的D触发器4分频verilog程序
转自 http://blog.sina.com.cn/s/blog_605fa0af0100djnz.html将两个D触发器级联起来,前一个D触发器的输出做为下一个触发器的时钟输入,就构成了一个由两个D触发器形成的4分频程序,代码如下所示:module D_ff_4div(clkin,reset_n,clkout); input clkin,reset_n; o转载 2016-06-13 09:58:59 · 10461 阅读 · 0 评论 -
基于FPGA的任意分频器设计
作者:卢威虎1、前言 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如Altera的PLL,Xilinx的DLL)来进行时钟的分频、倍频以及相移设计,但是,对于时钟要求不太严格的设计,通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源,再者这种方式只消耗不多的逻辑单元就可以达到对时钟的操作目的。转载 2016-06-12 12:09:35 · 2682 阅读 · 1 评论 -
异步FIFO的FPGA实现
本文大部分内容来自Clifford E. Cummings的《Simulation and Synthesis Techniques for Asynchronous FIFO Design》,同时加上一些自己的一些理解,有兴趣的朋友可以阅读原文。一、FIFO简介 FIFO是英文First In First Out 的缩写,是一种先进先出的数据缓存器,它与普通存储器的区别是没有外转载 2016-06-08 10:11:37 · 675 阅读 · 0 评论 -
PLL与DLL的区别
DLL即Delay Lock Loop, 主要是用于产生一个精准的时间延迟, 且这个delay不随外界条件如温度,电压的变化而改变.这个delay是对输入信号的周期做精确的等分出来的, 比如一个输入信号周期为20ns, 可以设计出等分10份的delay, 即最小2ns的delay. 这在高速界面做clock recovery and data recovery上很有用处。 由于普通的delay c原创 2016-06-07 11:22:54 · 14204 阅读 · 0 评论 -
N-0.5倍分频(Verilog)
转自 http://bbs.ednchina.com/BLOG_ARTICLE_200329.HTM采用模N计数器可以实现。对于进行n+0.5分频,首先进行模n的计数,在计数到n-1时,输出时钟赋为‘1’,回到计数0时,又赋为0,因此,可以知道,当计数值为n-1时,输出时钟才为1,因此,只要保持计数值n-1为半个输入时钟周期,即实现了n+0.5分频时钟,因此保持n-1为半个时钟周转载 2016-06-13 16:40:49 · 1824 阅读 · 0 评论