DC常见预定义变量

xxx_is_xxx类

enable类

timing_enable_multiple_clocks_per_reg

支持对到达单个寄存器的多个时钟进行分析。默认true。

此变量可分析到达寄存器时钟引脚的多个时钟。
当设置为true(默认值)时，将同时分析到达寄存器的所有时钟，包括不同时钟之间的交互，例如一个时钟的数据启动和另一个时钟的数据捕获。
如果每个寄存器有四个或更多时钟，并且设计包含电平敏感寄存器，则可能会对运行时产生很大影响。
如果您的设计具有大量不同的交互时钟，则可以将此变量设置为false，以消除对所有时钟交互的考虑，从而更快地获得结果。
但是，要获得完全准确的结果，请保留变量设置为true，并使用set_false_path命令显式指定互斥时钟之间的实际假交互。

allow类

dc_allow_rtl_pg

允许设计编译器DC读取包含一组有限的PG(电源/接地)网和引脚连接的RTL。默认假。

当为真时，读入设计编译器DC的RTL可以包含一些PG网和PG引脚连接。它们可以表示宏和其他特殊单元的布线，但不能包含全电源网表。
PG网线必须在RTL中声明为普通电线和/或端口。它们不能由常量驱动，也不能声明为Supply0/Supply1。
RTL PG网线可以连接到叶细胞引脚，只要这些引脚在技术库中被声明为PG引脚。这就是网表被推断为含PG网表的方式。
不允许将PG网线连接到信号引脚。PG连接只能与宏、PAD单元和电源管理单元(如电源开关、电平转换器和隔离单元)建立。还可以连接到分层单元；关联的引脚和端口被推断为PG引脚和端口。设计编译器DC不允许PG网线连接到标准单元。
如果已读取包含PG网线的RTL，则将从逻辑网表中删除这些网线和引脚连接以及相关端口。
通过使用write_file-format verilog-pg命令，可以选择将它们包含在Verilog输出中。
如果未使用-pg选项，则不会显示PG网络和端口。
在UPF流中，当此变量设置为true时，执行UPF命令“CREATE_SUVICE_PORT<；Dangling_port>；”
和
“CREATE_SUVICE_NET<；Dangling_Net>；-domain<；domainname>；
“重用”将导致从逻辑网表列表中删除悬挂端口/网络。
此外，执行这些命令不会抛出与名称空间冲突相关的任何错误消息。
如果此变量设置为false，则这些命令将抛出名称空间冲突错误消息，并且悬挂端口/网表将继续保留在逻辑网表列表中。

常用的dc_shell xxx_is_xxx命令
shell_is_in_upf_mode
shell_is_in_topographical_mode