芯片
文章平均质量分 65
renzao_ai
这个作者很懒,什么都没留下…
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提取DC综合report_constrain all violator中big neg slack
design compiler原创 2023-01-11 15:31:24 · 558 阅读 · 0 评论 -
multi voltage thresh多电压域标准单元的PPA对比
mvt, 多阈值标准单元,PPA原创 2022-09-27 13:12:57 · 252 阅读 · 0 评论 -
create_generated_clock invert preinvert shift_edge是否符合设计真实状态很重要【示例2】
时钟分频,计数分频,sdc原创 2022-09-18 19:43:11 · 526 阅读 · 0 评论 -
create_generated_clock invert preinvert shift_edge是否符合设计真实状态很重要【示例1】
preinvert , edges , sdc,二分频原创 2022-09-18 16:06:26 · 721 阅读 · 0 评论 -
DFT compiler极简示例2(使用autofix)
dft , autofix原创 2022-09-12 12:59:23 · 1273 阅读 · 0 评论 -
DFT Compiler极简示例1
DFT,SCAN, DFT Compiler原创 2022-09-12 11:00:53 · 2044 阅读 · 0 评论 -
lec formality inconclusive举例
fm 无结论 常量loop原创 2022-09-02 13:07:55 · 907 阅读 · 0 评论 -
极简UVM RAL示例(PART2--通过rsp返回给regmodel)
ral response原创 2022-08-27 19:25:44 · 301 阅读 · 0 评论 -
极简UVM RAL示例(PART1--前门运行成功)
最基本的RAL环境,极简UVM RAL原创 2022-08-27 17:31:31 · 427 阅读 · 0 评论 -
pt rc pi & network model寄生参数模型分类
rc network是完整的rc寄生参数模型。rc pi-model 是简化格式的寄生参数模型。分布式格式的寄生参数模型原创 2022-08-27 16:46:57 · 431 阅读 · 0 评论 -
DC综合 trip points问题
trip points trip-point model input to output delay原创 2022-08-25 11:00:38 · 1152 阅读 · 0 评论 -
普通加法器与加1逻辑的面积一样吗
加法器,加1器,累加器,面积对比原创 2022-08-25 09:49:43 · 549 阅读 · 0 评论 -
non-unate clock通过DC综合工具演示
non-unate,非线性时钟关系原创 2022-08-24 17:26:53 · 1787 阅读 · 1 评论 -
dff寄存器setup hold演示
dff setup hold primitive x state原创 2022-08-23 19:31:34 · 4123 阅读 · 1 评论 -
dff真值表释义verilog and systemverilog
寄存器真值表,truth table原创 2022-08-23 17:50:55 · 1050 阅读 · 0 评论 -
异步时钟无毛刺切换的波形演示
glitch-free 无毛刺 异步时钟 切换原创 2022-08-22 15:06:24 · 252 阅读 · 0 评论 -
多个lib文件自动转换为DB
lib转db,大量liberty文件的转换原创 2022-07-13 13:23:33 · 3248 阅读 · 2 评论 -
SVLIB用户手册中文版1.0
SVLIB用户手册中文版1.0 by zt5169@126.com第一章 概述第二章 简介第三章 编译并运行svlib3.1 Mentor Graphics QuestaSim3.2 Cadence Incisive3.3 Synopsys VCS第四章 一些使用规则与约定4.1 库的结构概述4.1.1 package4.1.2 macro4.2 类或者包内的函数4.3 构造svlib对象4.4 错误处理4.5 svlib的内部隐藏特性4.6 命名约定4.6.1 类4.6.2 类的方法4.6.3 pkg级函原创 2022-02-27 12:25:21 · 582 阅读 · 0 评论 -
uvm_config_db ICTTFC 报错 error
一 报告错误vcs三步方式编译过程中,在第二步vcs编译worklib时报告Error-[ICTTFC] Incompatible complex type usagethe type of the actual is ‘class top.vip_vir_seq’, whilethe type of the formal is ‘class uvm_pkg::uvm_component’.Expression: thisSource info: uvm_config_db#(top.cfg):原创 2021-01-14 09:43:08 · 1757 阅读 · 0 评论 -
verdi UVM_HIER不显示内容
如果VCS版本低于VERDIsetenv VCS_UVM_HOME $VERDI_HOME/etc/uvmUVM_VEDI_TRACEsimv +UVM_VERDI_TRACE=“UVM_AWARE+HIER”simv -gui=verdi在界面显示之后,点run箭头,才会建立UVM world。原创 2020-12-22 13:51:55 · 1911 阅读 · 7 评论 -
wavedrom脚本画波形进阶中文版教程2
wavedrom editor 详细教程第四步,填充符和间隔符第五步,分组第六步 周期与相位DDR 读取事务第七步 config {} 属性hscale = 1 (default)hscale = 2hscale = 3皮肤头/脚ticktock文本第八步 箭头Splines直角线第九步,嵌入代码块第四步,填充符和间隔符(1)|竖线表示间隔符,显示为两条曲线。(2)=为填充符,在下图中填充在...原创 2020-03-04 13:43:41 · 6509 阅读 · 0 评论 -
wavedrom脚本画出电路波形入门中文版教程1
数字电路设计波形绘制工具快速入门-waveDrom Editor一、安装:二、界面三、快速入门第一步,从一个快速示例开始。第二步,数字时钟。第三步,合在一起一、安装:用迅雷下载此链接:https://github.com/wavedrom/wavedrom.github.io/releases/download/v2.3.2/wavedrom-editor-v2.3.2-win-x64.zi...原创 2020-03-04 12:55:45 · 5005 阅读 · 2 评论 -
define_current_design
DEFINE_CURRENT_DESIGHT命令仅适用于Synplify Pro和Synplify Premier工具,用于指定该命令后面的约束适用于的模块。它必须是块级约束文件或编译点约束文件中的第一个命令。指定的模块将成为此层次结构中定义的对象以及在相应的块级约束文件或汇编点约束文件中应用的约束的顶级。以下是语法:DEFINE_CURRENT_DESIGN {Region Name|Lib...原创 2019-05-22 16:23:15 · 1273 阅读 · 0 评论 -
MyHDL中文手册(十二完结)——MyHDL编程参考
python导出包语法参考仿真仿真类simulation class仿真支持函数now()MyHDL是作为一个名为myhdl的Python包实现的。本章介绍此程序包导出的对象。仿真仿真类simulation classclass Simulation(arg[, arg ...])类,构造新的仿真。每个参数都应该是MyHDL实例。在MyHDL中,一个实例被递归地定义为一个实例序列、一...翻译 2019-01-02 15:22:48 · 3240 阅读 · 0 评论 -
pt cover_design和pba_mode
选项说明用法-cover_design关键词是violating pin,每个pin只有一条最差的路径。而且不能遗漏一个violating pin。单独使用,与下面的互斥。-start_end_pair关键词是起始点、结束点。每一对形成的路径都不能遗漏。-nworst N关键词是endpoint,每个point显示N条最差-max_paths M...原创 2019-06-26 17:37:05 · 845 阅读 · 0 评论 -
transitive fanout与set_dont_touch_network
传递性扇出(transitive fanout)(1)简单地说,单元的一个输出端,在被时序电路(如寄存器)阻隔之前经过的组合逻辑电源,都可以称为传递性扇出。(2)如果有一条从源到该引脚的组合逻辑的时序路径,则该引脚被视为在源的传递性扇出中。当使用report_transitive_fanout时,扇出报告在寄存器的输入(时序单元)处停止。如果设置了CURRENT_INSTANCE,则报告将集...原创 2019-03-27 13:53:04 · 2860 阅读 · 1 评论 -
DC常见预定义变量
set_app_var变量xxx_is_xxx类enable类timing_enable_multiple_clocks_per_regallow类dc_allow_rtl_pgxxx_is_xxx类enable类timing_enable_multiple_clocks_per_reg支持对到达单个寄存器的多个时钟进行分析。默认true。此变量可分析到达寄存器时钟引脚的多个时钟。当设...原创 2019-02-20 11:12:54 · 2193 阅读 · 0 评论 -
Maximum Transition Time
最大转换时间转换时间多阈值和比例缩放在阈值和降级率之间转换单浮点数指定最大转换时间约束在本文中,首先在阈值和比例缩放(或称降级率)的背景下讨论摆率SLEW,然后将讨论扩展到最大过渡时间。为了综合、时序检查,将SPICE波形表示为浮点数字。转换时间SPICE波形测量为10%-90%。SPICE波形显示为蓝线。SPICE测量的转换时间为10ps,转换阈值为10-90。转换阈值为0-100...原创 2019-02-20 11:11:19 · 2154 阅读 · 0 评论 -
dc max_fanout capacitance load
DC优先级最高的设计规则set_max_transitionset_max_capacitanceset_max_fanoutset_loadSet_max_fanout input_ports ; set_load output_portsset_max_transition这条命令是用来给指定的时钟组(clock group)、端口(input/output ports)或者设计(desi...原创 2019-02-28 16:55:57 · 2135 阅读 · 0 评论 -
如何处理create_mw_lib错误:MW-215
create_mw_lib相关错误create_mw_lib命令解析create_mw_lib命令示例tf库示意clf.scm参考库示意错误1描述错误1分析create_mw_lib命令解析create_mw_lib的直接参数是设计库名称-technology 指定的参数是工艺库名称-mw_reference_library 指定的参数是参考库名称create_mw_lib命令示例cr...原创 2018-12-25 10:16:30 · 1963 阅读 · 0 评论 -
芯片PM该知道的IC术语(二)封装的一些细节
封装的细节PAD衬垫间距DIPs封装IC芯片是制造过程中必不可少的一步,因为IC芯片体积小,易碎,易受环境破坏。此外,封装作为一种机制,可以“分散”来自裸片紧密间距的连接。(两个平行导体的中心到中心间距)在IC模具上到相对较宽的间距。PAD衬垫间距IC芯片上的垫片间距通常为0.006英寸(6英里或152μm)。此间距比IC上布线(金属化)的2至8微米(0.08至0.31mils)间距大得多。...原创 2018-12-19 09:54:10 · 15473 阅读 · 1 评论 -
芯片PM该知道的IC术语(一)封装外观
芯片的封装封装术语图示SIP 单排引脚封装DIP 双排引脚封装TSOP薄小外形轮廓封装QFP四方扁平封装PLCC 塑料无引线芯片载体LCCC陶瓷无引线封装芯片载体PTH pin through hole 通孔式SMT 表面贴合式CSP Chip Scale Package 芯片尺寸级封装Lead Frame引线框架wire bonding 引线焊接封装与管脚数量封装术语图示SIP 单排引脚封...原创 2018-12-18 10:44:39 · 3795 阅读 · 0 评论 -
MyHDL中文手册(十一)——转换示例
myhdl转换代码示例小的时序电路设计小的组合电路设计分层设计有限状态机的优化RAM推断ROM推断用户定义代码小的时序电路设计考虑下面的增量程序块的MyHDL代码from myhdl import block, always_seq@blockdef inc(count, enable, clock, reset): """ Incrementer with enable....翻译 2018-12-21 14:32:02 · 1124 阅读 · 0 评论 -
提高门级仿真效率
@TOC为什么需要门级模拟GLS可以捕获静态时序分析(STA)或逻辑等价工具无法报告的问题,包括:1.克服STA的限制,例如:STA无法识别异步接口;静态时间约束要求,例如对假路径和多周期路径的要求。2.验证系统初始化和重置序列是否正确。3.DFT验证,因为扫描链是在RTL合成之后插入的。4.时钟树综合。5.用于估计功耗的开关系数。6.在RTL或GLS中分析X态的悲观或乐观...原创 2019-03-27 13:57:58 · 583 阅读 · 0 评论 -
PT Report_timing –path_type的区别
(1) report_timing –path_type summary-delay type max-path_type summaryStartpointendpointslackCore/spi/spi_tfifo/rp_reg_0_/CPPAD_SPIMISO (inout)-1.12(2) report_timing –path_type en...原创 2019-04-10 10:30:05 · 4493 阅读 · 0 评论 -
formality verify cases
formal验证特例异步旁路异步状态保持循环圈重新编码有限状态机单独定义FSM状态异步旁路一种时序单元,其中一些异步输入具有到输出的组合路径,绕过一般的时序元件SEQGEN,称为异步旁路。异步旁路逻辑可能来源于:从一个技术库到另一个技术库的映射;Verilog仿真库:Verilog模块例化逻辑电路,创建出直接影响时序型用户定义基元(UDP)输出的组合路径。用RTL代码建模触发器。RT...原创 2019-04-11 17:31:34 · 1977 阅读 · 0 评论 -
SDF反标为什么没有数值或者与mtm值不一致
SDF文件描述延迟的内容由一系列用逗号分隔的三元组triplets组成。这些三元组表示最小延迟、典型延迟和最大延迟。如果未在VCS命令行中指定默认值,则为“Typical”。由于一些提取工具只产生两个延迟,比如“0.002:0.005”,如果将此三元组提取到的验证中,并且不在编译时指定+mindelays或+maxdelays,那么将不会有SDF注释到的设计中,因为没有数据来表示典型值。VCS...原创 2019-06-26 09:22:08 · 3104 阅读 · 0 评论 -
时钟树延迟偏差的不确定性
时钟到达每一个时序型设备,并控制芯片内的数字事件。时钟信号的设计两个阶段。(1)时钟处于“ideal理想模式”(例如:RTL设计期间、合成期间和放置期间)。一个“理想的”时钟没有物理分布树,它只是神奇地准时出现在所有的时钟针上。(2)第二阶段是时钟树合成(CTS)将实际的缓冲器树插入设计中,该树将时钟信号从时钟源引脚传送到需要获得时钟信号的触发器。CTS是在放置之后和布线之前完成的。CTS...转载 2019-06-25 16:19:30 · 2367 阅读 · 1 评论 -
pt分布式多场景分析(DMSA)中从时序路径获取点属性
可以在DMSA主机上使用remote_execulte命令从工作进程上分析的路径中获取点属性。默认情况下,使用get_timing_path命令时,worker集合仅返回full_name、scenario_name和object_class属性。 通过使用-attributes选项,get_timing_path命令还可以从工作进程中获取指定的属性。get_distributed...原创 2019-06-25 11:16:40 · 3176 阅读 · 0 评论 -
CTS实践
CTS实践第一、CTS时钟树优化(CTO)第二、CTS时钟树实践(一)应对大的插入性延迟insertion delay。(二)不合理的skew偏差(三) CTS不正常(1) Stop/sync pin停止(同步)引脚:(2) Exclude/ignore pin排除(忽略)引脚:(3) Floating pin 浮点(隐式停止或宏模型)引脚:(4) Explicit stop/sync pin 显...原创 2019-06-25 10:47:44 · 4869 阅读 · 0 评论