systemverilog
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renzao_ai
这个作者很懒,什么都没留下…
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极简UVM RAL示例(PART1--前门运行成功)
最基本的RAL环境,极简UVM RAL原创 2022-08-27 17:31:31 · 436 阅读 · 0 评论 -
普通加法器与加1逻辑的面积一样吗
加法器,加1器,累加器,面积对比原创 2022-08-25 09:49:43 · 563 阅读 · 0 评论 -
non-unate clock通过DC综合工具演示
non-unate,非线性时钟关系原创 2022-08-24 17:26:53 · 1847 阅读 · 1 评论 -
dff寄存器setup hold演示
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dff真值表释义verilog and systemverilog
寄存器真值表,truth table原创 2022-08-23 17:50:55 · 1086 阅读 · 0 评论 -
异步时钟无毛刺切换的波形演示
glitch-free 无毛刺 异步时钟 切换原创 2022-08-22 15:06:24 · 259 阅读 · 0 评论 -
SVLIB用户手册中文版1.0
SVLIB用户手册中文版1.0 by zt5169@126.com第一章 概述第二章 简介第三章 编译并运行svlib3.1 Mentor Graphics QuestaSim3.2 Cadence Incisive3.3 Synopsys VCS第四章 一些使用规则与约定4.1 库的结构概述4.1.1 package4.1.2 macro4.2 类或者包内的函数4.3 构造svlib对象4.4 错误处理4.5 svlib的内部隐藏特性4.6 命名约定4.6.1 类4.6.2 类的方法4.6.3 pkg级函原创 2022-02-27 12:25:21 · 599 阅读 · 0 评论 -
Error-[SV-IDOCBO] Illegally driving clocking block output
systemverilog interface clocking block errorsError-[SV-IDOCBO] Illegally driving clocking block outputError-[SV-IDOCBO] Illegally driving clocking block output…/testbench/tb_top.sv, 85Clocking block output if0.cb.cnt_mode is illegally driven by a blocki原创 2022-01-26 16:54:56 · 652 阅读 · 0 评论 -
verdi UVM_HIER不显示内容
如果VCS版本低于VERDIsetenv VCS_UVM_HOME $VERDI_HOME/etc/uvmUVM_VEDI_TRACEsimv +UVM_VERDI_TRACE=“UVM_AWARE+HIER”simv -gui=verdi在界面显示之后,点run箭头,才会建立UVM world。原创 2020-12-22 13:51:55 · 1942 阅读 · 7 评论 -
UVM Tutorial for Candy Lovers – 9. Register Abstraction
This post will explain how to use the UVM Register Abstraction Layer (RAL) to generate register transactions. The figure below shows the verification platform used for this post. Among other things, the jelly_bean_reg_block, the jelly_bean_reg_adapter, and翻译 2020-12-01 09:24:16 · 318 阅读 · 0 评论 -
pba mode ( path based analysis for sta )
基于路径的分析PBA提高了静态时序分析精度。时序图对路径。时序图是PrimeTime使用的整个设计的时序数据库的术语。此数据库是在首次读取netlist并链接设计时创建的。在定时更新期间,此数据库将填充来自延迟计算的时序值。更新时序后,将在REPORT_TIMING、REPORT_CONTRAINT和REPORT_MIN_PULSE_WIDTH命令期间使用图中的时序信息。由于图表示整个设...原创 2019-04-10 18:21:28 · 5844 阅读 · 0 评论 -
提高门级仿真效率
@TOC为什么需要门级模拟GLS可以捕获静态时序分析(STA)或逻辑等价工具无法报告的问题,包括:1.克服STA的限制,例如:STA无法识别异步接口;静态时间约束要求,例如对假路径和多周期路径的要求。2.验证系统初始化和重置序列是否正确。3.DFT验证,因为扫描链是在RTL合成之后插入的。4.时钟树综合。5.用于估计功耗的开关系数。6.在RTL或GLS中分析X态的悲观或乐观...原创 2019-03-27 13:57:58 · 585 阅读 · 0 评论 -
如何处理Systemverilog 错误:Class data could not used in non-procedure dynamic context
class使用错误systemverilog dynamic contextSystemverilog编写test bench时,定义了class之后,如果在assign语句或者例化中使用对象(比如class_a class_a_object ; class_a_object = new();)的信号,编译时会报告class data not used in non-procedure dyna...原创 2018-11-20 08:32:38 · 2659 阅读 · 0 评论