DC综合各种lib library的解释

Target Library：

由ASIC Vendor提供，后缀一般为".db"，里面包含标准单元，Verilog文件映射为最后结构级网表的时候，就在里面查找标准单元。综合的最后就是把自己的code转换为vendor提供的单元的过程。

Link Library：

设计中不可避免的要用到一些第三方的IP，这些IP并不是designer设计的而是直接例化使用的。这些第三方的IP比如PLL，编译好的RAM，PAD等。这些IP在仿真时候往往使用vendor提供的一个仿真模型来模拟IP的真实行为。在综合的过程中并不希望DC把这些模型转换为标准单元库的。所以就需要用到Link Library，Link Library就是告诉DC这些第三方的IP不用你综合直接调用Link Library的lib文件即可。

Symbol Library：

在使用DCG模式是需要标准单元在电脑上显示的一个样子，也就是每个标准单元的“图标”，就要使用Symbol Library一般后缀为“.sdb”。

synthetic library

和link lib有点类似。当设计中使用了synopsys的DesignWare中的一些IP时，需要在综合中加入该库。

DC综合时用来将HDL代码转化为相对应的元件时所参考的模型库，比如RTL中的符号“+”，可以通过查找模型库将生成某一类加法器