西南交大计算机组成实验C（VHDL）-实验五 CPU寄存器组设计

最新推荐文章于 2024-07-23 13:49:19 发布

Uranuslight

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分类专栏： VHDL 计算机组成实验文章标签：计算机

本文链接：https://blog.csdn.net/Uranus1024/article/details/72779892

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该博客介绍了西南交通大学计算机组成实验C的第五部分——CPU寄存器组的设计。实验旨在通过VHDL进行实现，内容包括程序代码展示和引脚锁定的参考信息。

摘要由CSDN通过智能技术生成

西南交大计算机组成实验C-E5

实验目的，实验目的，说明实验仪器、设备等说明参见《计算机组成实验C》实验及课程设计指导书

程序代码

CPU寄存器组设计：

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity CPU is
port(CLK,Wr,Rd,RESET:in std_logic;--WR,RD，写/读控制，低电平有效
     RA,M:in std_logic_vector(1 downto 0);--RA1 RA0控制4个通用寄存器 M1 M0控制PC寄存器四种操作
     D: in std_logic_vector(7 downto 0);--置数操作
     SEL:buffer std_logic_vector(2 downto 0);
     LED7:out std_logic_vector(7 downto 0)
     );
e