【软件工程】4.UML时序图

时序图Sequence Diagram
对象之间的消息在时间顺序上的交互(关键的逻辑);
是强调消息时间顺序的交互图。

时序图描述类系统中对象和对象之间的交互;

时序图是一个模型,用于描述对象组如何随着时间在某些行为方面交互。

我们使用Rose软件创建一个时序图来。
首先新建时序图:


然后编辑框左侧的工具栏变为这样:


我们接下来画出一个登陆时序图:


注意,我们的小人logo不是时序图编辑工具中的,我们是用“用例图”中的小人logo拖拉至我们的时序图中的,拖拉之后的效果是:


分析:
我们的图有18个步骤,因为步骤十分的详细,我们可以按照时序图进行代码的编写。

时序图元素:
角色(Actor)/对象(Object)/生命线(Lifeline)/消息(Message)/自关联消息(Self-Message)

时序图总结
时序图只描述理想的工作流程;

时序图工具没有”角色”, 可以在用例图中创建

角色,然后在把项目中的角色拖入到时序图中。


转载请注明出处:http://blog.csdn.net/acmman/article/details/50363579


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寄存器实验报告 实验目的 1. 了解寄存器的分类方法,掌握各种寄存器的工作原理; 2. 学习使用Verilog HDL 语言设计两种类型的寄存器。 二、实验设备 PC 微机一台,TD-EDA 实验箱一台,SOPC 开发板一块。 三、实验内容 寄存器中二进制数的位可以用两种方式移入或移出寄存器。第一种方法是以串行的方式 将数据每次移动一位,这种方法称之为串行移位(Serial Shifting),线路较少,但耗费时间较多。第二种方法是以并行的方式将数据同时移动, 这种方法称之为并行移位(Parallel Shifting),线路较为复杂,但是数据传送的速度较快。因此,按照数据进出移位寄存器 的方式,可以将移位寄存器分为四种类型:串行输入串行输出移位寄存器(Serial In- Serial Out)、串行输入并行输出移位寄存器(Serial In- Parallel Out)、并行输入串行输出移位寄存器(Parallel In- Serial Out)、并行输入并行输出移位寄存器(Parallel In-Parallel Out)。 本实验使用Verilog HDL 语言设计一个八位并行输入串行输出右移移位寄存器(Parallel In- Serial Out)和一个八位串行输入并行输出寄存器(Serial In- Parallel Out),分别进行仿真、引脚分配并下载到电路板进行功能验证。 实验步骤 1.并行输入串行输出移位寄存器实验步骤 1). 运行Quartus II 软件,选择File New Project Wizard 菜单,工程名称及顶层文件名称为SHIFT8R,器件设置对话框中选择Cyclone 系列EP1C6Q240C8 芯片,建立新工程。 2.) 选择File New 菜单,创建Verilog HDL 描述语言设计文件,打开文本编辑器界面。 3.) 在文本编辑器界面中编写Verilog HDL 程序,源程序如下: module SHFIT8R(din,r_st,clk,load,dout); input [7:0]din; input clk,r_st,load; output dout; reg dout; reg [7:0]tmp; always @(posedge clk) if(!r_st) begin dout<=0; end else begin if(load) begin tmp=din; end else begin tmp[6:0]=tmp[7:1]; tmp[7]=0; end dout<=tmp[0]; end endmodule 4). 选择File Save As 菜单, 将创建的VHDL 设计文件保存为工程顶层文件名 SHIFT8R.V。 5). 选择Tools Compiler Tool 菜单,编译源文件。编译无误后建立仿真波形文件SHIFT8R.VWF。选择Tools Simulato r Tool 菜单进行仿真。 时序仿真: 功能仿真: 6). 分析仿真结果,仿真正确后选择Assignments Assignment Editor 菜单,对工程进行引脚分配。分配结果如下表所 "引脚名称 "引脚顺序 "引脚顺序 "引脚名称 " "Din[0] "PIN_175 "Din[6] "PIN_181 " "Din[1] "PIN_176 "Din[7] "PIN_182 " "Din[2] "PIN_177 "load "PIN_194 " "Din[3] "PIN_178 "clk "PIN_28 " "Din[4] "PIN_179 "R_st "PIN_3 " "Din[5] "PIN_180 "dout "PIN_2 " 7). 选择Tools Compiler Tool 菜单,点击"Start"按钮对此工程进行编辑,生成可以配置到FPGA 的SOF 文件。 8). 使用TD-EDA 实验系统及SOPC 开发板,如图3-6-1 所示进行实验接线,将ByteBlaster II 下载电缆插入SOPC 开发板的JTAG 下载接口。仔细检查确保接线无误后打开电源。 9). 在Quartus II 软件中,选择Tools Programmer 菜单,对芯片进行配置。 10). 配置完成后验证移位寄存器的正确性。 2.串行输入并行输出寄存器实验步骤 1). 运行Quartus II 软件,选择File New Project Wizard 菜单,工程名称及顶层文件名称为SHIFT8,器件设置对话框中选择Cyclone 系列EP1C6Q240C8 芯片,建立新工程。 2). 选择File New 菜单,创建Verilog HDL 描述语言设计文件,打开文本编辑器界面。 3). 在文本
FPGA画时序图的软件可以是专门用于FPGA设计的EDA工具,比如常用的Vivado、Quartus等。这些软件提供了一套完整的工具链,帮助设计师进行FPGA设计和验证。 首先,这些软件提供了直观易用的界面,设计师可以通过图形化的方式绘制和编辑时序图。设计师可以在时序图中添加时钟、输入、输出等信号,并设置各个信号的起始时间、持续时间等参数。这些软件还支持拖拽式的信号连接和编辑,使得设计过程更为高效和便捷。 其次,这些软件拥有强大的仿真功能,能够对设计的时序图进行仿真验证。设计师可以设置仿真参数,比如输入信号的波形、时钟频率等,然后运行仿真并观察仿真结果。仿真结果可以以波形图的形式呈现,使设计师可以直观地了解信号在时序图中的变化情况,从而验证设计的正确性。 此外,这些软件还提供了丰富的时序分析和优化功能。设计师可以通过时序分析工具对时序图进行全面分析,查找潜在的时序问题和性能瓶颈。同时,软件也提供了自动优化工具,能够根据设计要求和硬件资源的限制,自动优化时序图,使得设计达到更好的性能和功耗。 总之,FPGA画时序图的软件为设计师提供了强大的设计工具和验证平台。通过这些软件,设计师能够方便地绘制、仿真和分析时序图,从而优化设计并提高FPGA的性能和可靠性。

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