STM32中断与事件

       这张图是一条外部中断线/外部事件线的示意图，图中信号线上划有一条斜线，旁边标有19字样的注释，表示这样的线路共有19套。

       图中的蓝色虚线箭头，标出了外部中断信号的传输路径，首先外部信号从编号1的芯片管脚进入，经过编号2的边沿检测电路，通过编号3的或门进入中断“挂起请求寄存器”，最后经过编号4的与门输出到NVIC中断控制器；在这个通道上有4个控制选项，外部的信号首先经过边沿检测电路，这个边沿检测电路受上升沿或下降沿选择寄存器控制，用户可以使用这两个寄存器控制需要哪一个边沿产生中断，因为选择上升沿或下降沿是分别受2个平行的寄存器控制，所以用户可以同时选择上升沿或下降沿，而如果只有一个寄存器控制，那么只能选择一个边沿了。接下来是编号3的或门，这个或门的另一个输入是“软件中断/事件寄存器”，从这里可以看出，软件可以优先于外部信号请求一个中断或事件，既当“软件中断/事件寄存器”的对应位为“1”时，不管外部信号如何，编号3的或门都会输出有效信号。

       一个中断或事件请求信号经过编号3的或门后，进入挂起请求寄存器，到此之前，中断和事件的信号传输通路都是一致的，也就是说，挂起请求寄存器中记录了外部信号的电平变化。

       外部请求信号最后经过编号4的与门，向NVIC中断控制器发出一个中断请求，如果中断屏蔽寄存器的对应位为“0”，则该请求信号不能传输到与门的另一端，实现了中断的屏蔽。

       明白了外部中断的请求机制，就很容易理解事件的请求机制了。图中红色虚线箭头，标出了外部事件信号的传输路径，外部请求信号经过编号3的或门后，进入编号5的与门，这个与门的作用与编号4的与门类似，用于引入事件屏蔽寄存器的控制；最后脉冲发生器把一个跳变的信号转变为一个单脉冲，输出到芯片中的其它功能模块。

       在这张图上我们也可以知道，从外部激励信号来看，中断和事件是没有分别的，只是在芯片内部分开，一路信号会向CPU产生中断请求，另一路信号会向其它功能模块发送脉冲触发信号，其它功能模块如何响应这个触发信号，则由对应的模块自己决定。

       在图上部的APB总线和外设模块接口，是每一个功能模块都有的部分，CPU通过这样的接口访问各个功能模块，这里就不再赘述了。

STM32中用到的Cortex-M3寄存器说明

在STM32中用到了Cortex-M3定义的三组寄存器，有关这三组寄存器的说明不在STM32的技术手册中，需要参考ARM公司发布的Cortex-M3 Technical Reference Manual (r2p0) 。

在STM32的固件库中定义了三个结构体与这三个寄存器组相对应，这三个结构体与ARM手册中寄存器的对应关系如下：

一、NVIC寄存器组

STM32的固件库中有如下定义：

typedef struct
{
  vu32 ISER[2];
  u32 RESERVED0[30];
  vu32 ICER[2];
  u32 RSERVED1[30];
  vu32 ISPR[2];
  u32 RESERVED2[30];
  vu32 ICPR[2];
  u32 RESERVED3[30];
  vu32 IABR[2];
  u32 RESERVED4[62];
  vu32 IPR[11];
} NVIC_TypeDef;

它们对应ARM手册中的名称为
ISER = Interrupt Set-Enable Registers
ICER = Interrupt Clear-Enable Registers
ISPR = Interrupt Set-Pending Register
ICPR = Interrupt Clear-Pending Register
IABR = Active Bit Register
IPR = Interrupt Priority Registers

每个寄存器有240位，以Interrupt Set-Enable Registers说明，ISER[0]对应中断源0~31，ISER[1]对应中断源32~63，STM32只有60个中断源，所以没有ISER[2:7]。

参考STM32技术参考手册中的中断向量表，中断源的位置为：
位置0 - WWDG = Window Watchdog interrupt
位置1 - PVD = PVD through EXTI Line detection interrupt
位置2 - TAMPER = Tamper interrupt
......
位置58 - DMA2_Channel3 = DMA2 Channel3 global interrupt
位置59 - DMA2_Channel4_5 = DMA2 Channel4 and DMA2 Channel5 global interrupts

 

二、系统控制寄存器组

STM32的固件库中有如下定义：

typedef struct
{
  vuc32 CPUID;
  vu32 ICSR;
  vu32 VTOR;
  vu32 AIRCR;
  vu32 SCR;
  vu32 CCR;
  vu32 SHPR[3];
  vu32 SHCSR;
  vu32 CFSR;
  vu32 HFSR;
  vu32 DFSR;
  vu32 MMFAR;
  vu32 BFAR;
  vu32 AFSR;
} SCB_TypeDef; /* System Control Block Structure */

它们对应ARM手册中的名称为

CPUID = CPUID Base Register
ICSR = Interrupt Control State Register
VTOR = Vector Table Offset Register
AIRCR = Application Interrupt/Reset Control Register
SCR = System Control Register
CCR = Configuration Control Register
SHPR = System Handlers Priority Register
SHCSR = System Handler Control and State Register
CFSR = Configurable Fault Status Registers
HFSR = Hard Fault Status Register
DFSR = Debug Fault Status Register
MMFAR = Mem Manage Address Register
BFAR = Bus Fault Address Register
AFSR = Auxiliary Fault Status Register

 

三、系统时钟寄存器组

STM32的固件库中有如下定义：

typedef struct
{
  vu32 CTRL;
  vu32 LOAD;
  vu32 VAL;
  vuc32 CALIB;
} SysTick_TypeDef;

它们对应ARM手册中的名称为

CTRL = SysTick Control and Status Register
LOAD = SysTick Reload Value Register
VAL = SysTick Current Value Register
CALIB = SysTick Calibration Value Register