系统级语言模式:SystemVerilog和SystemC

新的系统级语言模式为SoC设计人员提供整合设计环境

New System-Level Language Landscape is an Integration Vista for SoC Designers

■ Synopsys 公司 Dave Kelf

随着项目复杂程度的提高，最新的系统语言的聚合可以促进生产能力的激增，并为处在电子设计自动化(EDA)行业中的设计企业带来益处。SystemVerilog和SystemC这两种语言在设计流程中的共存，可以带来显著的实际利益和经济效果。 SystemVerilog和SystemC不久前依然被视为相互排斥的两种环境，而现在可以相互协作，并为实现设计和验证方法提供平滑流畅的系统。 在真实设计流程中的经验清楚地表明，这两种语言非但不是相互对立，而且还是一种互补的关系。将两种语言在同一种环境下使用，会带来确实的利益并明显缩短项目周期。 SystemC和SystemVerilog在不同的设计领域中，分别有各自的特点。两种标准的结合，将从系统规范、门电路布局直至设计验证，为设计人员提供一种可供选择的综合语言环境。这种结合可以看作是工具和语言相统一的转变潮流中的重要部分，这种统一是为了支持最终用户的需求，而不仅仅是为了方便工具供应商。