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行走在硅农和码农之间

CentOS6.5安装Emacs后无法启动,libotf.so.0问题的解决

运行环境CentOS 6.5 安装该版本后发现无法打开Emacs,使用yum -qa指令发现系统中已经安装了程序,然后在终端中输入emacs后还是不能打开,出现了下面的提示: emacs: error while loading shared libraries: libotf.so.0: ...

2019-05-07 09:41:15

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华芯不死,热血永存

从事集成电路行业有七八年了,很庆幸能踏入这个快速发展,技术密集的高科技行业。芯片验证,是我所爱,所好,所行的工作。针对中国半导体产业的发展,网上已经有太多的文章,来给行业把脉诊断,开出药方。各种各样的声音层出不穷,有唱衰的,大势宣传和外企合作就是卖国的;有起风了,猪都能飞的,做芯片肯定挣大钱的。但...

2019-04-23 23:38:02

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一场说走就走的旅行

今日春暖花开,十日春风。这么好的天气怎么能不出去走走。加上公司正值动荡之际,人心忐忑,同事们纷纷请假,有的在家修整,有的出去散心,每天一到公司放眼望去没几个人,在这个时候,我也决定出走。 出行的第一站就是平遥,因为平遥离北京近,而且有车直达。平遥古城还可以,又见平遥的实景演艺很不错,如果是第一次看...

2019-04-09 10:46:00

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有关Verdi编译和FSDB存储的常见问题解答

Q1。存储信号后,我可以看到除库单元格外的所有信号的值。为什么NF显示库单元格中的信号? A.在运行VCS编译之前,检查是否设置了NOVAS_FSDB_SKIP_CELL_INSTANCE环境变量。如果是这种情况,则在此环境变量上使用unsetenv。 Q2。如何禁用FSDB并行转储? A.使...

2019-04-03 11:05:48

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推荐一款好用的跑仿真的开源python脚本

YASA Yet Another Simulation Architecture YASA是一款开源的SV/UVM testbench的仿真框架。它支持synopsys vcs和cadence irun。支持synopsys 2-step或者3-step的仿真flow。它支持SV/UVM或者纯ve...

2019-04-01 11:02:21

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Synopsys VCS 编译时,启用debug选项

如果你在使用VCS就行仿真工作的时候,对vcs命令提供的一大堆选项,感到困惑,一筹莫展的时候,请看看这篇短短的博客吧! 别担心,记不住,就用vcs -help命令啊,或者查看VCS MX UG啊。 但是今天我要讲的困惑我很久的debug*系列选项。 如果想在仿真时,使用调试功能,不管后处理调试模式...

2019-03-27 11:17:07

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修复gvim (gvim:12292): GLib-GObject-WARNING **问题

百度了一下,提到的主要方法是: sudo apt-get remove vim-gnome sudo apt-get install vim-gtk 但是,试了一下,还是不行。 最后使用如下命令: sudo update-alternatives --config gvim 发现...

2019-03-04 14:18:45

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vim 支持日语显示

set encoding=utf-8 set fileencodings=iso-2022-jp,euc-jp,sjis,utf-8 set fileformats=unix,dos 将上述设置添加到.vimrc中即可。

2019-01-28 09:32:40

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关于uvm_mem model的使用

uvm_mem提供了mem write和read的方法,在write方法中,有offset形参,这个形参意指访问的location处于连续地址空间中的偏移。在通过uvm_reg_map转换成physical address时,会加上base_addr。 通常访问一段mem,我们会使用连续的地...

2019-01-02 11:31:50

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在verilog或者systemverilog中怎么打印timescale信息

有时,需要确保在实例树下为每个模块应用正确的时间单位和精度,尤其是当不同模块使用不同时间刻度并使用时间刻度参数时。 在Verilog, SystemVerilog中打印 `timescale  使用$printtimescale(path)仿真器指令 // timescale `times...

2018-12-26 10:52:07

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怎么设置systemverilog类的时间单位(timescale)

timeunit和timeprecision是不允许在systemverilog类中直接使用的,那么我们有什么方法可以设置systemverilog类的时间单位和精度呢? 答案就是讲systemverilog类包起来。 你可以用以下方式设置sv类中的时间精度。 1. 将类定义在program块中...

2018-12-26 10:32:11

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NVDLA master project tree 一览

zhajio@ubuntu:~/nvdla/hw$ . ├── cmod # systemc UT TLM 模型,在vp中也用的这个sc模型,在验证环境中需要 `define NVDLA_REFERENCE_MODEL_ENABLE,使能cmod作为参考模型使用...

2018-12-17 16:09:24

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NVDLA uvm验证环境深度解析

1.nvdla hw master github https://github.com/nvdla/hw/tree/master NVDLA Environment Setup Guide NVDLA Verification Suite User Guide 首先checkout nvdl...

2018-12-17 15:06:37

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NVDLA epython 代码自动生成脚本深度解析

epython全称为embedded python utility。  该脚本用于从源文件(如verilog文件中)执行内嵌的python代码,并生成期望的输出代码。当用户需要进行一些重复,冗余或模块化编码工作时,它可以被视为自动代码生成器。在输入文件的特定注释中找到的嵌入式python脚本执行...

2018-12-14 14:48:55

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Ubuntu16.04 NVDLA环境搭建

Download the Virtual Simulator $ git clone https://github.com/nvdla/vp.git $ cd vp $ git submodule update --init --recursive Install Dependencies 1....

2018-12-10 21:26:50

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参数化的Interfaces和可重用VIP(3/3)

本篇是讨论SystemVerilog接口和接口参数化处理策略的三部分系列的第三部分。 在本系列的第一部分中,介绍了SystemVerilog接口的基本概念,并描述了这些接口的参数化会引入testbench代码的问题。在第二部分中,描述了使用访问者类来屏蔽VIP代码与参数化效果的方法,但是该解决方...

2018-12-07 17:01:20

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参数化的Interfaces和可重用VIP(2/3)

本篇是讨论SystemVerilog接口和接口参数化处理策略的三部分系列的第二部分。 在本系列的第一部分中,介绍了SystemVerilog接口的基本概念,并介绍了接口的参数化会给测试平台代码带来的问题。这篇文章将描述这个问题的一个可能的解决方法,但是要付出一定的代价... 特洛伊木马:偷袭方...

2018-12-07 16:51:38

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参数化的Interfaces和可重用VIP(1/3)

本篇是讨论SystemVerilog接口和接口参数化处理策略的三部分系列的第一部分。 背景 基于SystemVerilog的验证引入了接口的概念来表示模块之间的通信。在最基本的形式中,SystemVerilog接口只是一个命名的信号包,可以通过模块端口作为单个项目进行通信。接收此接口的模块可以...

2018-12-07 16:34:53

阅读数 68

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nvdla整个build的flow

  Virtual Enviroment Follow this http://nvdla.org/vp.html Download Virtual Simulator: $ git clone https://github.com/nvdla/vp.git $ cd vp $ g...

2018-12-04 10:40:57

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Solving Docker permission denied while trying to connect to the Docker daemon socket

Problem: You are trying to run a docker container or do the docker tutorial, but you only get an error message like this: docker: Got permission d...

2018-12-03 14:44:39

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