Verilog中任务（task）和函数（function）

如果程序中有一段语句需要执行多次，则重复性的语句非常多，代码会变得冗长且难懂，维护难度也很大。任务和函数具备将重复性语句聚合起来的能力，类似C语言的子程序。通常任务和函数来代替重复性语句，也有效简化程序结构，增加代码的可读性。因此，task和function都是可综合的，不过综合出来的都是组合逻辑电路。

任务（task）

任务就是封装在task-endtask之间的一段语句。任务是通过调用来执行的，也只能通过调用来执行，如果定义了任务，但整个过程都没有调用它，它是不会执行的。调用任务时可能需要它来处理某些数据并返回操作结果，所以任务应当有接受数据的输入端和返回数据的输出端。另外，任务可以彼此调用，任务还可以调用函数。

任务定义

task task-id；

[declaration]

procedural-statement

endtask

其中，task和endtask将它们之间的内容标志成一个任务定义，task标志着一个任务定义结构的开始；task-id是任务名，可选项declaration是端口声明语句和变量声明语句，任务接受数据和返回数据就是通过此处声明的端口进行的。

在定义任务时，有下列六点需要注意：

1、在第一行task语句中不能列出端口名称。

2、任务的输入、输出和双向端口数量不受限制&