7-2 Verilog VGA驱动

使用工具：Xilinx ISE 14.7

VGA驱动的设计与实现主要就在于数据时序的解析，VGA的数据分为行数据与帧数据，两者的解析原理是一致的，在这里对行数据进行解析:

行数据时序是指显示一行的数据的时序。从上图我们可以看出行同步信号就是一个脉冲信号，它一个时间周期长度e = a + b + c + d；a为低电平时间。a、b、c、d均为时间信号，这4个数据会根据VGA显示的分辨率和频率的需要进行相应的改变。在上图中不难看出行数据时序是按顺序叠加的，其中显示有效数据区域为c所在的区域。

下面是VGA帧数据时序与常见刷新率时序表：