VMT model 简介

最新推荐文章于 2021-07-01 11:13:26 发布

naclkcl9

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分类专栏： SystemVerilog 文章标签： command stream include cmd branch signal

本文链接：https://blog.csdn.net/naclkcl9/article/details/5881602

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本文介绍了VMT（Vera Modeling Technology）模型，它是一种在Verilog测试环境中使用的模型。VMT模型通常在VMM环境或传统Verilog测试环境中实例化。文章详细讲解了VMT模型的使用方法，包括VIP的安装、命令流程、队列管理和消息控制，并提供了示例代码，展示了如何创建命令序列、管理结果数据以及实现流水线命令。

摘要由CSDN通过智能技术生成

1. VMT model -- vera modeling technology model. 用vera语言写的，可以在vera或者verilog testbench中实例化。

2. 不管是基于VMM的环境，还是传统的verilog环境，testbench的toplevel还是verilog的。即用module... endmodule来描述。在VMM中test实质上就是定制并实例化test env。 toplevel testbench（harness）是由 test env + interface + dut 三部分构成。

3. VMT model的使用有如下两种流行的方法：