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原创 关于AHB slave的接收处理策略及异步FIFO写满的处理
1. 由于AHB总线在hsize, hburst, htrans等上的复杂组合,slave设计会比较复杂。什么样的 设计方式能最大提高性能?目前看到两种方式 A. 把命令和数据分别buffer,提高突发写深度,可以提高性能。 状态机要处理总线的控制和数据,以分发命令和数据到相应的buffer。 B. 命令和数据放到一起buffer,会导致AFIFO宽度很长,不
2011-10-29 18:01:05 2557
原创 芯片快量产阶段发现bug,细节是魔鬼啊!
AMBA总线多数情况下如果slave处于idle情况,都会把ready拉起。但是协议也没有禁止slave不能根据自己的某些原因把ready拉低。如果忽略这种情况,就会在极端情况下出问题。1.设计应该汲取的教训 学习别人的错误就是减少自己的错误,对协议的各种情况都要考虑清楚,各种corner都要考虑。 细节体现魔鬼,写RTL不难,专家的水平就体现在细节,用最简洁的语言完美表达逻
2011-10-28 10:41:16 784
原创 Xilinx的chipsope在捕获错误现场上作用很大
1.chipscope捕获波形存为VCD文件后,一个采样点就对应波形上一个采样T的宽度;显示时间单位就是1个T等于1ns,因此不需要去看精确时间,关注到事件的变化即可。2.采样能保存的深度跟采用FPGA具体device的空闲memory资源直接相关。
2011-10-27 14:01:11 421
原创 怎么处理长时间仿真的可观测性问题?(农历10月初六是父亲生日,祝愿老人身体健康,天天开心!)
SSD盘片初始化时有很长的TLB表项建立时间,NC仿真FM耗时日久,如何才能实时观测到仿真波形?方法1:在仿真命令行手动建立,关闭仿真databae方法2:使用VERDI的自动文件保存功能。$fsdbAutoSwitchDumpfile(size number(M),"*.fsdb",文件个数)。$fsdbDumpvars(levels,signals);函数大小写敏感。
2011-10-26 09:25:52 1059
空空如也
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