1. 由于AHB总线在hsize, hburst, htrans等上的复杂组合,slave设计会比较复杂。什么样的
设计方式能最大提高性能?目前看到两种方式
A. 把命令和数据分别buffer,提高突发写深度,可以提高性能。
状态机要处理总线的控制和数据,以分发命令和数据到相应的buffer。
B. 命令和数据放到一起buffer,会导致AFIFO宽度很长,不过也不是设计上不允许。
状态机不会太复杂,组合少很多,更清晰。
B好!
2. 在异步FIFO中,写full的条件判断就是看地址是否相等,写地址高位是否翻墙了。
由于读指针sync到写时钟域的延迟,所以相应比较条件要考虑这个延迟,具体下回
再详细叙述。