深入浅出FPGA-2-让source insight 支持verilog HDL

最新推荐文章于 2024-07-17 11:42:23 发布
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分类专栏： FPGA/HDL 文章标签： filter 工具 delete 测试 工作 嵌入式
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本文链接：https://blog.csdn.net/rill_zhen/article/details/7793142
版权
本文介绍了如何将Source Insight配置为支持Verilog HDL，通过下载clf文件并进行设置，实现变量和模块的索引，从而提高FPGA开发效率。
摘要由CSDN通过智能技术生成

引言

工欲善其事，必先利其器。最近用verilog在FPGA上做一个简易的计算器，整个工程由6个模块组成，之前写的代码都是很小的，模块也很少，一般就一两个，没感觉出别扭。但是模块多了就发现，模块之间的关系就比较复杂，例化一个module时，要反复查看模块的接口，这要反复打开关闭对应的文件，比较麻烦。我之前是做嵌入式软件的，深知一个好的代码编辑工具的重要，其中source Insight是其中的佼佼者。所以就想用source Insight来写verilog，但是发现只支持VHDL，不支持verilog。事在人为，经过努力，终于搞定，效果还行。变量的索引，模块的索引，很方便。

 

2.1下载对应的clf文件

这有一个现成的。我刚传上去的。

http://download.csdn.net/detail/rill_zhen/4457944

官网链接：

http://www.sourceinsight.com/public/languages/

2.2 配置source Insight

1》以前有的，请删除

options－》preferences－》languages－》delete－》verilog

2》增加语言

options－》preferences－》languages－》importÿ

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